二次改进遗传算法与3D NoC低功耗映射

随着集成电路技术的迅速发展,芯片的集成度不断提高,片上众多处理单元间的高效互连成为关键问题,因而相继出现了片上系统(system-on-chip,SoC)和二维片上网络(two-dimensional network-on-chip,2D NoC).当二维片上网络在多方面达到瓶颈时,三维片上网络(three-dimensional network-on-chip,3D NoC)应运而生.三维片上网络已引起学术界和产业界的高度重视,三维片上网络低功耗映射是其中的1个关键问题.之前的研究曾提出过一种基于改进遗传算法的3D NoC低功耗映射算法,并收到了良好的仿真效果.但当问题规模变大时,计算量随之增大、运行效率明显降低.针对这一问题,对3D NoC中面向功耗优化的二次改进遗传算法任务映射机制进行研究,提出了一种新的3D NoC低功耗映射算法,并对该映射算法进行了仿真实验.实验结果表明,在种群规模较大的条件下,该算法不仅能够继续降低功耗,而且能够大幅度地减少映射算法的运行时间.     

基于Prim初始种群选取优化遗传算法的三维片上网络低功耗映射

针对将计算任务合理地映射到三维片上网络（NoC）的问题,提出了一种基于遗传算法（GA）的改进算法。GA具有快速随机的搜索能力,Prim算法可在加权连通图内得到最小生成树,改进算法结合了两种算法的优势,将计算任务合理地分配到各个网络节点,对于优化三维片上网络功耗和散热等问题具有很高的效率。通过仿真实验,对所提出的基于Prim算法的改进GA与基本GA的3D NoC映射算法进行了对比,仿真结果显示,基于Prim算法的改进GA平均功耗更低,从总体趋势来看,处理单元数量的增加与功耗降低幅度成正相关,在101个处理单元情况下,平均功耗比基本GA降低32%。     

改进量子算法的片上网络映射研究

片上网络（NoC）是解决片上系统（SoC）之间各个IP核通信的主要方法。其中NoC的映射是整个NoC设计过程中最为关键的步骤之一。采用一种改进的方法解决NoC映射问题,该方法基于量子进化算法,并在算法中采用一种改进的更新方法,之后引入精英策略,让所有中间过程的解都参与到迭代中,选择其中最好的解作为每次迭代的NoC映射最终解。使用该方法建立在延时约束下的NoC映射功耗数学模型,实验表明,该方法在NoC映射中能达到降低通信功耗的目的。     

TSGA:新型的片上网络低功耗映射算法

针对如何将越来越复杂的应用任务有效地映射到片上网络处理单元上,达到以更少的能耗完成任务的目的,提出了一种遗传算法和禁忌搜索算法相融合的新型片上网路低功耗映射算法。该方法充分利用遗传算法强大的全局搜索能力,融合禁忌搜索的局部搜索能力和突出的翻山特性来弥补遗传算法的局部搜索能力弱和早熟的缺陷,取得了更好的片上网络低功耗效果。实验结果表明,在同样的实验平台和功耗模型下,禁忌搜索遗传算法相比于早期的遗传算法能耗降低显著,相比于后来改进的MGA、AGA算法也有能效优势。     

一种基于遗传算法的片上网络映射算法

片上网络NoC以其高可扩展性成为片上多核的互连解决方案。IP核到NoC结点的映射是片上网络设计的重要阶段。映射对芯片的性能和功耗有重要的影响。本文详细阐述了映射算法的研究现状,给出了映射算法的分类方法,并且分析各种方法的特点。最后,给出一种采用顺序表示的基于遗传算法的NoC映射算法。实验结果表明,该映射算法能够取得较好的准确性和较高的效率。     

基于遗传算法的NoC处理单元映射研究

传统的基于总线的SoC体系结构及设计方法在解决多处理器的复杂系统中将遇到瓶颈, 有效解决方案NoC(片上网络)成为新的发展趋势.本文研究了广泛使用的二维规则型网络(2D-mesh)对影响系统性能的重要因素--功耗建立模型,以及形成处理单元位置映射等问题.最后运用遗传算法来寻找已建立的功耗模型最优解或近最优解.试验结果表明,遗传算法能够使得目标函数很快收敛,起到了很好的全局寻优效果.     

基于布谷鸟算法的3D NoC测试优化研究

在路由器数量、测试带宽、TSV数量和功耗的多重约束下进行三维片上网络(Three Dimensional Network-on-Chip,3D NoC)资源内核测试研究中,使测试时间最小化的同时降低测试功耗是NP难问题。在测试带宽和路由器数目等的限制下,采用改进的布谷鸟算法协同优化测试时间与功耗,避免过大的功耗产生热量影响芯片性能。通过logistic函数改进布谷鸟算法,利用其变化特性避免算法早熟,同时快速寻找到全局最优解。采用余弦递减函数动态改变发现概率,寻找和替换劣质解。采用ITC'02 SOC测试集作为实验对象,结果表明:对该算法进行改进后得到的最优解,实现了在多约束下最小化测试时间的同时减少测试功耗的目的,保证3D NoC的可靠性和测试效率。     

基于蚁群优化算法的NoC映射

功耗问题正逐渐成为NoC领域的研究热点,很多研究人员都在研究NoC功耗最小化的设计技术。文章采用一种有效的蚁群优化算法实现了NoC映射：在自动映射处理单元的同时,尽可能地减少了系统的通讯功耗。实验结果表明采用蚁群优化算法可以很快地收敛;针对不同的应用,可以减少25％-70％通讯功耗。     

一种基于SLP的异构NoC布图优化算法

随着超大规模集成电路的飞速发展,越来越多的IP核被集成到片上网络(Network-on-Chip,NoC)上,而片上网络是一种以通信为中心的片上互连结构,与传统总线型片上系统(System on Chip,SoC)相比具有低功耗、高宽带的显著优势。笔者将工业工程中系统布局设计(Systematic Layout Planning,SLP)方法与遗传算法相结合,提出一种系统布图优化算法。相对于传统的布图算法,提出的系统布图优化算法不仅具有更优的搜索能力,而且可定性与定量地优化布图方案,为片上网络布图规划提供了一种全新思路。实验结果表明,随着IP核之间平均通信量的增加功耗降低幅度逐渐减小,当IP核之间的平均核通信量在1 000 Mb/s以内时,总功耗平均降低了40.51%。     

延迟优化的片上网络低功耗映射*

片上网络（NoC）是解决传统基于总线的片上系统（SoC）所面临的功耗、延迟、同步和信号完整性等挑战的有效解决方案。功耗和延迟是NoC设计中的重要约束和性能指标,在设计的各个阶段都存在着优化空间。基于蚁群优化算法,通过通信链路上并发通信事件的均匀分布来降低NoC映射阶段的功耗和延迟。仿真实验表明,与链路通信量负载均衡的方法相比,该方案能进一步在拓扑映射阶段优化功耗和延迟。     

三维片上网络研究综述

三维片上网络以其更短的全局互连、更高的封装密度、更小的体积等诸多优势,已引起国内外学术界和产业界的高度重视.对三维片上网络的研究,将直接影响一个国家未来三维集成电路和三维芯片产业的发展,也关系到国家安全.近年来,三维片上网络逐渐成为片上网络研究领域的一个重要方向,已取得了许多研究进展,但仍然存在许多挑战性的课题.对三维片上网络的基本问题作了简介;分析了三维片上网络在国内外的研究现状;讨论了三维片上网络研究中的关键问题,归纳出网络拓扑结构、路由机制、性能评估、通信容错、功耗、映射、测试、交换技术、服务质量、流量控制、资源网络接口等12类研究课题;分类综述了关键问题的研究进展;分析了三维片上网络存在的问题;指出,在三维片上网络拓扑结构方面:个性化拓扑结构设计、仿真平台研究开发、基于新型拓扑结构的三维芯片样片试制以及无线技术的引入等,在路由算法方面:适合3D Torus的路由算法、结合无关路由与自适应路由算法优点的新路由算法、适合各种新型拓扑结构的高效路由算法等,在性能评估方面:永久故障的容错、改进仿真程序增加对物理链路的建模、充分考虑通信的局部性等,在功耗方面:对拓扑结构/映射算法/路由算法和布局进行综合优化、动态和静态控制相结合、更为精确的3D NoC功耗模型等,在映射方面:发热均匀性、动态路由策略下映射评估模型的优化、低功耗映射算法、基于优化算法的组合映射等,都将是三维片上网络未来的重要研究课题.     

基于云自适应遗传算法的NoC映射研究

NoC映射是NoC设计中的重要步骤,映射结果的优劣对NoC的QoS约束和通信功耗有着很大的影响。提出一种采用云自适应遗传算法实现NoC映射的方案,该算法利用云模型对传统遗传算法加以改进,以此新方法自动调整遗传算法过程中的交叉概率和变异概率,从而达到优化遗传算法的目的。结合NoC映射中的具体问题,在功耗和延时约束的限制条件下,建立了延时约束下的NoC映射功耗数学模型。实验表明,该方法在NoC映射中取得了良好的效果,降低了通信功耗。     

片上互连网络的功耗特征分析与优化

随着处理器核数的增加,片上互连网络NoC结构日趋复杂,导致片上互连网络功耗所占的比重和功耗分析的难度也在增加。片上互连网络的任务映射,既要保证多处理器核心之间通信的高性能,又要保证耗费尽可能少的功耗和面积,即在有限的功耗和面积开销下获得较高的性能。在进行任务映射时,核心之间的通信距离是减少任务通信功耗的关键。连续且近凸的区域有助于缩短任务的通信距离。分析了一种功耗最优的片上互连网络启发式映射算法（INC）,该算法由区域选择算法和节点映射算法组成。对区域选择算法的2个因子进行了改进,使应用总的通信开销最小化且保证后续应用以很小的通信代价进行区域选择。提出了新的基于选择区域的映射算法。它们在动态到达程序映射问题中的实验结果表明,新的区域选择算法和节点映射算法相比于INC,可以减少12.10%的通信功耗,并且带来11.23%的通信延迟优化。     

3D floorplanning of low-power and area-efficient Network-on-Chip architecture

Network-on-Chip (NoC) architectures have been adopted by chip multi-processors (CMPs) as a flexible solution to the increasing delay in the deep sub-micron regime. However, the shrinking feature size limits the performance of NoCs due to power and area constraints. In this paper, we propose three 3D floorplanning methods for a Triplet-based Hierarchical Interconnection Network (THIN) which is a new high performance NoC. The proposed floorplanning methods use both Manhattan and Y-architecture routing architectures so as to improve the performance, reduce the power consumption and area requirement of THIN. A cycle accurate simulator was developed based on Noxim NoC simulator and ORION 2.0 energy model. The proposed floorplanning methods show up to 24.69% energy and 8.84% area reduction at best compared with 3D Mesh. Our analysis concludes that THIN is not only a feasible but also a low-power and area-efficient NoC at physical level.     

ILP formulation and heuristic method for energy-aware application mapping on 3D-NoCs

The rapid increase in the number of cores on chips forced the designers to invent new communication methods such as Network-on-Chip (NoC) paradigm. Advances in integrated circuit fabrications even allowed three-dimensional NoC (3D-NoC) implementations. 3D-NoCs have more advantages than their 2D counterparts such as lower area, higher throughput, better performance, and less energy consumption. However, they lack the design automation algorithms. An important design problem for a given application is mapping it on a 3D-NoC topology. In this paper, we present an integer linear programming (ILP) formulation and a novel heuristic algorithm, called CastNet3D, for application mapping onto mesh-based 3D-NoCs with energy minimization being the objective. The algorithm tries to utilize vertical links for communicating nodes as much as possible. Vertical links are shorter than horizontal ones; therefore, they are faster and consume less energy. We compared CastNet3D against ILP in terms of energy consumption and execution time on several benchmarks. Our results show that CastNet3D obtains close to optimum results in much shorter time frames.

     

一种改进的基于粒子群的三维片上网络优化布局算法

提出了一种改进的基于粒子群算法的优化布局算法(Improved Particle Swarm Optimization,IPSO)来替换原有的基于模拟退火(Simulated Annealing,SA)算法的优化布局算法,使其更加适用于大型三维片上网络的仿真。通过比较这两种算法的基本思想,给出了这两种算法的实现步骤并详细介绍了IPSO算法的改进思路。最后利用一款现有的三维片上网络仿真器进行了仿真验证。结果表明,提出的IPSO算法比原来的SA算法更适用于大型三维片上网络的仿真。