高精度流水线模数转换器的全定制版图设计

采用0.18μm混合信号1P6M CMOS工艺,介绍了一种高精度流水线模数转换器的全定制版图设计。该芯片为数模混合信号IC,工作电压1.8 V/3.3 V,具有12位的采样精度和25 MHz的工作频率。版图设计过程中使用了合适的版图布局和电源、地线网络结构,重点介绍了采样保持模块设计上的一些结构和技巧。芯片测试结果表明芯片功能全部实现、性能良好,版图设计较好地实现了电路功能。     

100 Mb/s以太网卡芯片时钟产生电路的设计与实现

设计了一个100Mb／s以太网卡芯片时钟产生电路，介绍了电路的体系结构、模块电路分析、锁相环参数设定和芯片版图。该时钟产生电路经过TSMC 0．35μm 1P5M CMOS工艺验证，工作电压为3．3V。实验结果表明，电路能够满足以太网卡芯片的要求。     

用于时钟芯片的Pierce晶体振荡器设计

分析了Pierce晶体振荡器的起振条件以及传统结构的局限性.基于CSMC 0.5 μmCMOS工艺设计实现了一种应用于时钟芯片的32.768 kHz的Pierce晶体振荡器电路.采用自动增益控制(AGC)结构,提高了频率稳定性,降低了功耗;使用单位增益放大器稳定静态工作点,有效地减小了版图的面积.通过Spectre对电路进行仿真,结果显示,电源电压在1.5～5.5 V电路输出频率都有较好的精度,最大的频率误差为0.085%,阿伦方差为2×10-8/s,在3 V电源电压下,静态平均电流仅300 nA,版图面积为300 μm×150 μm,满足时钟芯片低功耗、高稳定性、较宽的电源适用范围和节约版图面积的要求.     

一种500MHz高性能锁相环的设计

随着专用集成芯片（ASIC）和系统芯片（SOC）的飞速发展,芯片内部生成可变频率的稳定时钟变得至关重要,设计一个高性能锁相环正是适应了这样的需求。本文在传统锁相环结构的基础上设计了一种高速、低功耗、低噪声的高性能嵌入式混合信号锁相环结构。它可以在片内产生多分组高频稳定时钟信号,从而为先进的专用集成芯片（ASIC）和系统芯片（SOC）的实现提供最基础且最重要的可应用时钟产生电路。模拟结果表明：该锁相环可稳定输出500 MHz时钟信号,稳定时间小于700ns,在1．8V电源下的功耗小于18mW,噪声小于180mV。     

一种适用于高速串行数据通信的发送器设计

为满足点对点高速串行数据通信的需求,设计了一款适用于点对点高速串行数据通信的发送器芯片.该发送器包括产生高速时钟的内嵌锁相环倍频电路、集成8B/10B编码电路以及并串转换电路等模块.根据数模混合信号设计的特点,在电路设计上采用了CMOS、CML及BiCMOS等多种电路拓扑结构以提高芯片性能;在版图设计上采取了减小噪声耦合的措施.该发送器采用2P2M 0.6μm BiCMOS工艺实现,芯片面积2.4mm×2.5mm,陶瓷封装.测试结果表明:该发送器的逻辑功能正确,串行传输速率达400Mbpa,功耗350mW.     

高性能晶体振荡器及频率校准电路设计

设计了一种高性能Pierce晶体振荡器及频率校准电路。采用耗尽型NMOS管实现低功耗的1.5 V基准电压,晶体振荡电路采用基准电压供电,降低了振荡器的功耗同时提高输出频率的精度。为了进一步提高输出频率的精度,芯片内部集成熔丝修调电路,通过校正晶振负载电容,实现芯片封装后振荡电路输出频率的校准,校准范围为(-52.216 ppm,54.962 ppm),校准最大步长为3.723 ppm。增加数字方式校准电路,在具有温度检测功能的系统中,可以扩展实现计时的温度补偿功能,提高芯片的计时精度,校准范围为(-189.100 ppm,189.100 ppm),校准步长为3.050 ppm。电路在0.5μm-5 V CMOS工艺上实现。整个时钟芯片版图面积为0.842 mm×0.996 mm。     

一种宽带信号发生器的设计与实现

以高性能直接数字频率合成DDS芯片AD9858作为核心器件设计信号发生器。采用时钟芯片LMX2531实现了1 GHz参考时钟电路的设计,利用滤波器组的设计方案,有效地抑制了输出信号的高次谐波分量,应用高性能运算放大器增强了信号发生器的输出驱动能力,并实现了信号幅度的可程控性。整个系统使用ARM7芯片LPC2132作为控制电路,并详细阐述了时钟电路、滤波器组以及控制电路的设计。     

视频处理器中电荷泵锁相环设计

为产生一个与视频信号中的行同步信号严格同步的时钟信号,设计了一种数模混合结构的电荷泵锁相环(PLL)电路。通过对锁相环电路中鉴频鉴相器、电荷泵电路、振荡器电路设计适当改进,实现了性能稳定的时钟信号。采用中芯国际公司的0.35μm 2P4M双层多晶硅四层金属3.3 V标准CMOS工艺,使用Simulink软件进行了系统级仿真、Spectre软件进行了电路级仿真、Hsim软件进行了混合仿真。结果表明,环路输出频率27 MHz时钟信号,占空比达到50.141%,输入最大2 Gbit/s像素信号条件下,时钟抖动小于350 ps,锁定时间小于30μs,芯片的工作达到设计要求。     

0.25μm CMOS千兆以太网发送器设计

分析了千兆以太网体系结构,给出了符合IEEE 802.3z标准中1000BASE-X规范的发送器电路结构,并采用TSMC 0.25 μm CMOS 混合信号工艺设计了符合该规范的高速复接电路和锁相环时钟倍频电路.芯片核心电路面积分别为(0.3×0.26)mm2和(0.22×0.12)mm2.工作电压2.5 V时,芯片核心电路功耗分别为120 mW和100 mW.时钟倍频电路的10倍频输出时钟信号频率为1.25 GHz,其偏离中心频率1MHz处的单边带相位噪声仅为-109.7 dBc/Hz.在驱动50 Ω输出负载的条件下,1.25 Gbit/s的高速输出数据信号摆幅可达到410 mV.     

一种基于频率-电压变换器的高精度时钟振荡器

采用一种新的不需要参考时钟输入的频率锁定环路结构,设计了一种基于频率-电压变换器的频率可调高精度时钟振荡器.通过电路补偿,减少工艺和温度对频率的影响.系统输出时钟的频率范围为22.5360 MHz,最坏情况下的变化小于±4.5%.电路采用GSMC 0.13 μmCMoS 1P8M工艺的3.3 V器件实现,核心版图面积约为0.05 mm2.版图后仿真表明,在3.3 V电源电压和200 MHz输出频率下,时钟的抖动峰-峰值为25 ps,锁定时间为2 μs,功耗为5 mw.     

万兆以太网时钟产生电路设计

给出了基于 0 .2 um Ga As PHEMT工艺的 10 GHz单片频率综合器的系统模型、电路结构、性能分析、版图设计以及仿真结果 ,并简单介绍了工艺特点。整个芯片由压控振荡器、分频器、鉴相器以及低通滤波器组成。在 ADS软件下的仿真结果表明 :芯片采用 3 .3 V单电源供电 ,总功耗为 40 0 m W,输出功率为 -15 d Bm,工作频率 9.5 GHz～ 11.0 GHz,相位噪声 -95 d Bc/Hz@1MHz,输出信号的峰峰值抖动约为 2 ps。整个芯片面积为 1.2 5× 1.3 5 mm2 ,适合作为万兆以太网的时钟产生电路     

全集成低相位噪声LC压控振荡器设计

提出了一种应用于ISM频段的低相位噪声LC VC0。电路采用TSMC 0．18μm1P6M混合信号CMOS工艺进行设计,芯片版图面积740μm×700μm。在电源电压为1．8V时,后仿真结果表明,电路工作频率为2．4GHz时,调谐范围为23％。在偏离中心频率1MHz处,相位噪声为-124．2dBc／Hz。核心部分功耗约为7．56mW。     

基于标准CMOS工艺的一款宽带限幅放大器芯片设计

采用SMIC 0．35μm CMOS混合信号工艺来设计开发一款适用于SDH STM-16的光接收机前端限幅放大器芯片。该限幅放大器的设计采用了电容中和技术来实现带宽的扩展,可满足2．5Gbps速率要求,芯片电路拥有信号丢失检测和自动静噪功能。芯片版图的参数提取仿真表明：芯片最小输入动态范围可达2mV,50Ω负载上的双端输出摆幅约为1400mVpp在3．3V供电下静态功耗仅为66mW,动态功耗为105mW,有实际推广价值。     

一种高线性度100 kHz带宽∑△调制器

设计了一个100 kHz信号带宽、80 dB SNDR、3.3 V电源电压的单环三阶∑△调制器.电路采用AB类运放,可在较低静态功耗下实现较高的压摆率.电路采用UMC 0.18μm CMOS工艺制作,版图面积为1.7 mm×1.3 mm.芯片测试结果显示:在12 MHz时钟频率、60倍过采样下,调制器可达到100 kHz信号带宽,75.7 dB SNDR和98 dB SFDR.     

千兆以太网卡芯片时钟产生电路的设计与实现

本文介绍了千兆以太网卡芯片时钟产生电路的设计,包括体系结构设计、系统设计与仿真、电路设计与仿真,及版图设计。该时钟产生电路的工作电压为1.5V,经过TSMC0.13μm1P8MCMOS工艺验证,表明该电路能够满足千兆以太网卡芯片的要求。本文介绍了千兆以太网卡芯片时钟产生电路的设计,包括体系结构设计、系统设计与仿真、电路设计与仿真,以及版图设计。该时钟产生电路的工作电压为1.5V,经过TSMC0.13μm1P8MCMOS工艺验证,表明该电路能够满足千兆以太网卡芯片的要求。     

基于0􀀂18 􀀁m CMOS 工艺的千兆以太网数据判决电路芯片

介绍了用TSMC 0．18um CMOS工艺设计的千兆以太网数据判决芯片的模块及单元电路的结构，给出版图，后仿真及测试结果。该芯片采用CMOS互补逻辑的D触发器结构，功耗小于25mW，最高工作速率大于3．125Gbps，可直接用于千兆以太网物理媒介配属层的时钟数据恢复电路中。     

高频RFID标签芯片解调电路的设计

给出了高频RFID标签芯片解调电路的设计。设计工艺采用中芯国际（SMIC）2P3M 0．35μm混合信号CMOS技术，并给出了spectre仿真环境下的仿真结果。晶体管级仿真和版图后仿真结果表明所设计电路满足高频RFID标签芯片解调要求。     

一种1024级灰度大电容负载的LCD驱动芯片设计

设计了一种基于动态扫描原理的液晶显示(LCD)驱动芯片。该芯片为高压CMOS数模混合集成电路并支持输出频率可选功能。芯片输入数据频率为13.5MHz,输出1 024级256列模拟电压信号直接驱动LCD,输出电压幅度可达12V以上。负载为200pF时,最大摆幅上升/下降时间小于5μs。芯片采用新加坡特许半导体(Chartered)0.35μm、18V高压工艺设计,并进行了仔细的版图设计以减小匹配误差,仿真结果显示电路性能完全满足设计指标要求。     

应用于FPGA芯片的边界扫描电路

针对在FPGA芯片中的应用特点，设计了一种边界扫描电路，应用于自行设计的FPGA新结构之中。该电路侧重于电路板级测试功能的实现，兼顾芯片功能的测试；同时，加入了器件编程功能。在电路设计中采用单触发器链寄存器技术，节省芯片面积。版图设计采用0．6μm标准CMOS工艺，并实际嵌入FPGA芯片中进行流片。该电路可实现测试、编程功能，并符合IEEE1149．1边界扫描标准的规定，测试结果达到设计要求。     

一种智能化漏电保护芯片的设计

提出了一种智能化漏电保护芯片。电路基于0.6μm CMOS工艺、采用数模混合信号设计,并用全定制的方法实现。与现有模拟漏电保护芯片相比,该芯片具有较高的智能化:对输入信号是否有效进行辨识,以排除干扰,减少误动作;采用数字延时代替现有的RC延时方式,大大提高了控制精度及三级匹配;三级保护的不同应用环境的可编程性;实现智能化开关控制;具有报警功能,保障安全。由于芯片的大部分功能由数字电路实现,大大降低了功耗。通过采用全定制的方法,优化电路和版图设计,减少了芯片面积,降低了成本。