光总线交换网络输出排队两级缓冲结构与性能分析

为了解决核心路由器高速无阻塞光总线交换网络体系结构中的高速大容量分组缓冲这一关键技术难题,本文提出了基于SRAM技术和DRAM技术相结合的输出排队分组两级缓冲结构及相关LBF-MMA存储器管理算法,并利用实测的网络流量数据对该缓冲技术的性能进行了仿真分析.分析表明,两级缓冲结构较好地解决了光总线交换网络中分组缓冲高速度与大容量之间的矛盾,对高速路由器技术的发展也具有一定的指导意义.     

高速通信系统 PCB 的电磁兼容性设计

文中从通信系统的信号完整性设计和电磁兼容性设计的概念讲起,重点描述了某高速通信系统的EMC设计方法。该系统基于CPU、FPGA和DDR的核心架构,有信号频率高、交换容量大、板卡EMI指标严格的设计难点。文中在系统的EMC设计过程中重点考虑了高速信号完整性和电源完整性,有效的突破了该高速PCB设计的关键技术,并搭建了测试平台对板卡的信号完整性、电磁辐射进行了全面测试。经实验证明,文中设计的系统信号完整性与电磁兼容性性能优良,充分满足了设计要求,工作稳定可靠。     

一种支持多优先级的高速Crossbar调度算法

现有支持多优先级的高速Crossbar调度算法需要交互的控制信息较多,控制信息的传输时间已成为调度算法性能提高的主要瓶颈.为提高Crossbar调度的性能,本文提出一种新的支持多优先级的高速Crossbar调度算法p-iDRR,该算法具有硬件实现简单、控制信息量少、高速和可扩展性强等优点.仿真结果表明,p-iDRR具有良好的吞吐量、时延性能,适用于高速、多端口、大容量的路由器.     

面向WLAN的MPC852T嵌入式系统设计

MPC852T是Motorola新近推出的MPC866/MPC859T家族中面向低端的一款通信处理器.嵌入式Linux由于其费用低廉及开放源码而具有广阔的发展前景.文中在分析了MPC852T通信处理器和嵌入式Linux操作系统的基础上,将二者结合给出了一种嵌入式硬件系统的设计与实现,以及该硬件系统在无线局域网WLAN中的一种应用.实践证明,该硬件系统具有性能稳定、廉价、可扩展性强、适用面广等优点.     

Mpls在电力系统中应用模式的探讨

一、MPLS介绍 MPLS是指采用集成模型将IP技术与下层技术结合在一起,兼具了高速交换、QoS性能、流量控制性能以及IP技术的灵活性和可扩展性,不仅能够解决当前网络中存在的问题,而且能够支持许多新功能的一种较为理想的骨干IP网技术。多协议指的是支持IP和IPX等各种网络协议。MPLS网络由核心部分的标记交换路由器(LSR)、边缘部分的标记边缘路由器(LER)组成(见图1)。     

基于TMS320AVC5509A的任意波形发生器设计

简要阐述了DDS技术的基本原理,介绍了一种由TMS320VC5509A DSP控制器为核心的任意波形发生器.详细叙述了该波形发生器的硬件设计原理及软件设计方法.本设计具有结构简单、性能稳定、生成波形精度高及可扩展性好等优点.     

新品发布

核心路由器华为 查询号182深圳华为公司推出的用于骨干网建设的更高端的核心路由器NetEngine 50是国内自行研制生产的核心路由器。NetEngine 50核心路由器基于先进的分布式路由查找和数据硬件转发结构以及无阻塞交换网络，每端口转发速率达到1.488MPPS，达到千兆以太网和POS等高速端口线速，高性能的主控制CPU和分布式多任务处理，保证了在网络核心中对路由协议快速处理的需求，并且提供了多种扩展功能。该产品实现了单主控――双主控扩展、以及30G～50G的交换容量扩展，同时预留高速框间并行光纤互连接口，通过核心交换框扩容到32…     

基于无线传感网的温度监测系统设计

文章采用ZigBee协议标准组织无线传感网,将CC2530作为ZigBee模块的硬件核心,用高精度数字式温度传感器DHT11进行温度采集,选用ARM芯片Intel Xscale pxa270作为上位机核心处理器,设计了实时、高效的小型无线温度监测系统。该系统结构完整,可扩展性强,与同类产品相比,性能更加稳定,使用更加灵活。     

IP交换新技术

本文介绍了ＩＰ交换的新技术即标签交换技术,它可以保持ＡＴＭ交换硬件不变,并采用一组同Ｉｎｔｅｒｎｅｔ相一致的协议,可获得交换机的性能／价格比和方便地增加新的路由器功能,满足由于Ｉｎｔｅｒｎｅｔ用户数量的指数增长和用户对Ｉｎｔｅｒｎｅｔ带宽需求所带来的具有更好的可扩展性的要求,并大大降低了ＩＰ映射ＡＴＭ的复杂性,因而标签交换很有可能成为下一代ＩＰ网中的路由结构。     

基于CPCI和光纤接口的数据采集卡设计与实现

设计了一套基于CPCI总线,PCI9054桥接芯片和可编程逻辑器件（FPGA）的高速数据采集卡。FPGA作为本地主控芯片,根据工控机经PCI9054转发的采集命令,通过光纤接口实现与雷达接收机的通信。采用高速RAM缓存数据,采集的接收机测试数据的分析结果可在工控机上显示,从而实现了对雷达接收机性能的快速测试。该采集卡具有较强的通用性和可扩展性,详细介绍了高速数据采集卡的组成和工作原理、硬件设计。     

基于VOQ输入缓存交换系统调度算法研究

基于VOQ缓存策略的信元调度算法是提升交换系统性能的关键因素。介绍了3种富有代表性的调度算法iSLIP算法、iLQF算法和DPA算法。iSLIP算法易于硬件实现,不大于log2N次迭代即可实现收敛,但对于突发通信效率不高,适用于中小规模的高速交换结构;iLQF算法调度效率高,但硬件实现较为困难,且时延较大,目前应用较少;DPA算法可以用简单的组合逻辑实现,时延小,但效率不高,适用于重载大规模的高速交换结构。     

iRGRR/PM：一种新的高速crossbar分组调度策略

iRGRR(iterative Request-Grant-based Round-Robin)算法是一种输入排队crossbar调度算法,具有硬件易实现、可扩展性强、性能优良等优点。在此基础上,该文提出一种新的高速crossbar分组调度策略iRGRR/PM(iRGRR with Packet Mode),可以更好地支持IP分组的调度,能够被应用于高速、大容量的路由器中。与iRGRR算法相比,iRGRR/PM简化了分组输出重组模块的设计,并且提高了crossbar的带宽资源利用率。文中简单分析了两种算法间的分组时延关系,并进行了详尽的仿真研究。结果表明：在相同条件下,iRGRR/PM算法具有更高的吞吐量,尤其在非均匀业务流下能获得接近100%的吞吐量;调度长分组时,iRGRR/PM算法具有更好的时延性能。     

基于Nios II的弹载高速图像存储记录仪

针对传统弹载图像存储记录仪存在硬件电路体积大、系统扩展性差、数据存储速率低等问题,提出了一种基于Nios II的弹载高速图像存储器设计方案。以FPAG片上软核处理器Nios II为控制核心,采用新的双级流水线存储阵列结构实现图像数据的高速存储,通过信号接口阻抗匹配方案有效增强LVDS图像信号接收稳定性。系统能以240Mb/s的速率循环存储图像数据,具有稳定性强和微体积的优点,试验证明系统稳定可靠,能实现弹载高速图像的精准高速存储。     

通用一体化测试平台设计

针对航天控制系统灵活性、复用性、可扩展性较差等问题,采用部分动态可重配置和软硬件协同设计等技术,设计了一种基于Microblaze软核的高带宽软件无线电(Software-defined Radio,SDR)通用一体化测试平台。该硬件平台由Kintex7 FPGA与集成式射频(Radio Frequency,RF)收发器AD9371组成,采用Microblaze软核进行功能开发,实现任务调度、功能配置和数据交互;通过Vivado实现测试平台逻辑功能开发,并将功能代码封装成FPGA IP(Intellectual Property)核;最终通过AD9371 RF收发器实现射频数据收发。测试结果表明,该通用一体化测试平台可进行高速率、高带宽数据传输。该平台具有通用性强、互联性强、易操作、易移植等特点,可广泛应用于工业、通信、军事、医疗、汽车、无人机、航天等领域。     

一种基于全局调度的改进CLOS结构及其调度算法

现有的关于Clos交换结构的调度算法在关注调度性能的同时,逐渐忽略了其在硬件实现上的复杂度。该文根据一款星载交换芯片的设计实现,提出了一种改进型的Clos结构,且在此基础上设计了一种硬件实现简单且能实现极大匹配的调度算法。     

高性能新型交换结构综述

 目前基于单级交换结构(single-stage switch)集中式调度的路由器已经不能满足Internet网络流量、网络规模和上层应用的快速发展.近年来,旨在提高路由器可扩展性、吞吐率、QoS能力的高性能交换技术,成为路由器技术研究中的一大热点.文章从体系结构、调度策略、QoS特性三个方面对高性能交换结构研究进展进行了综述,以可扩展性、实现复杂度、延迟和吞吐率保证、负载均衡及报文乱序为主要衡量指标分析比较了每一类交换结构调度算法的性能,最后提出下一步的研究课题和思路.     

The “packing” and the “scheduling packet”switch architectures for almost all-optical lossless networks

This paper proposes two almost all-optical packet switch architectures, called the “packing switch” and the “scheduling switch” architecture, which when combined with appropriate wait-for-reservation or tell-and-go connection and how control protocols provide lossless communication for traffic that satisfies certain smoothness properties. Both switch architectures preserve the order of packets that use a given input-output pair, and are consistent with virtual circuit switching, The scheduling switch requires 2klogT+k² two-state elementary switches (or 2klogT+2klogk elementary switches, if a different version is used) where k is the number of inputs and T is a parameter that measures the allowed burstiness of the traffic. The packing switch requires very little processing of the packet header, and uses k²logT+klogk two-state switches. We also examine the suitability of the proposed architectures for the design of circuit switched networks. We find that the scheduling switch combines low hardware cost with little processing requirements at the nodes, and is an attractive architecture for both packet-switched and circuit-switched high-speed networks     

Hardware implementation of fair queuing algorithms for asynchronoustransfer mode networks

Providing quality-of-service guarantees in both cell- and packet-based networks requires the use of a scheduling algorithm in the switches and network interfaces. These algorithms need to be implemented in hardware in a high-speed switch. The authors present a number of approaches to implement scheduling algorithms in hardware. They begin by presenting a general methodology for the design of timestamp-based fair queuing algorithms that provide the same bounds on end-to-end delay and fairness as those of weighted fair queuing, yet have efficient hardware implementations. Based on this general methodology, the authors describe two specific algorithms, frame-based fair queuing and starting potential-based fair queuing, and discuss illustrative implementations in hardware. These algorithms may be used in both cell switches and packet switches with variable-size packets. A methodology for combining a traffic shaper with this class of fair queuing schedulers is also presented for use in network interface devices, such as an ATM segmentation and reassembly device     

The single-queue switch: a building block for switches withprogrammable scheduling

We introduce a new approach to ATM switching. We propose an ATM switch architecture which uses only a single shift-register-type buffering element to store and queue cells, and within the same (physical) queue, switches the cells by organizing them in logical queues destined for different output lines. The buffer is also a sequencer which allows flexible ordering of the cells in each logical queue to achieve any appropriate scheduling algorithm. This switch is proposed for use as the building block of large-stale multistage ATM switches because of low hardware complexity and flexibility in providing (per-VC) scheduling among the cells. The switch can also be used as scheduler/controller for RAM-based switches. The single-queue switch implements output queueing and performs full buffer sharing. The hardware complexity is low. The number of input and output lines can vary independently without affecting the switch core. The size of the buffering space can be increased simply by cascading the buffering elements