RSA密码协处理器的实现

密码协处理器的面积过大和速度较慢制约了公钥密码体制RSA在智能卡中的应用.文中对Montgomery模乘算法进行了分析和改进,提出了一种新的适合于智能卡应用的高基模乘器结构.由于密码协处理器采用两个32位乘法器的并行流水结构,这与心动阵列结构相比它有效地降低了芯片的面积和模乘的时钟数,从而可在智能卡中实现RSA的数字签名与认证.实验表明:在基于0.35μm TSMC标准单元库工艺下,密码协处理器执行一次1024位模乘需1216个时钟周期,芯片设计面积为38k门.在5MHz的时钟频率下,加密1024位的明文平均仅需374ms.该设计与同类设计相比具有最小的模乘运算时钟周期数,并使芯片的面积降低了1/3.这个指标优于当今电子商务的密码协处理器,适合于智能卡应用.     

一种适用于多种公钥密码算法的模运算处理器

文章设计了一种能够实现多种公钥密码算法（如RSA、ECC、DSA等）的协处理器。通过分析几种常用的公钥密码算法，归纳了一组最常用的基本模运算指令。基于基本指令，设计优化了处理器硬件结构。用微代码循环调用执行这些基本指令，实现其他各种模运算指令。基于这些模运算指令，处理器可实现多种公钥密码算法的运算。该处理器支持从106位到2048位多种长度的模运算。采用流水线结构设计，处理速度较快。处理器占用芯片面积小，核心电路等效门数约为26000门，适用于智能卡等对芯片面积有严格限制的应用。     

使用改进的心动阵列结构实现RSA 公共密钥算法

本文介绍了一种RSA算法的电路实现结构。该结构是对心动阵列结构的改进，对心动阵列结构的核心模块长加法模块进行了循环复用，在大幅度降低电路面积的情况下，运算速度没有明显的降低。用Verilog描述了整个设计，并在FPGA上验证了设计的正确性。     

高安全高性能RSA协处理器的设计与实现

为保证智能电网中的数据安全,防止电力通信过程中的数据被篡改,安全芯片的应用必不可少,而RSA算法是安全芯片中应用最广泛的公钥算法之一。RSA算法复杂度高,硬件实现功耗较大,在设计的过程中常常无法完全兼顾性能、功耗、安全性等各个方面。文章设计了一种高性能、能抵抗常见侧信道攻击及EMA电磁攻击的高安全RSA协处理器。提出的随机存储模幂算法真伪运算结果的防护策略,增强了协处理器抵抗侧信道攻击、差分功耗攻击以及EMA电磁攻击的能力。通过两个层级的算法优化来提升协处理器性能,并通过结合CIOS平方算法和Karatsuba算法的改进的Montgomery模乘算法,使得1 024位带防护的RSA算法在UMC 55 nm工艺下的面积为4.8万门@30 MHz,功耗为4.62 mW@30 MHz, FPGA开发板上进行API测试的性能为709.3 kbit/s。     

智能卡RSA密钥生成的VLSI实现

目前，智能卡中的RSA密钥生成通常由软件实现，速度较慢。文章给出了一种RSA密钥生成的VLSI实现方案，在RSA协处理器基础上增加若干运算单元，来完成RSA密钥生成和加解密操作。采用这种方式，密钥生成速度快，而且面积增加不多，适合于智能卡应用。     

一种基于最小面积考虑的RSA公开密钥算法ASIC

在基于面积最优化的考虑下,对RSA加解密算法进行了分析,对大整数的指数和求模运算进行了分解,并对最大数据长度为256位的RSA算法进行了版图设计。经仿真模拟测试,该芯片功能符合RSA公开密钥算法的要求。与其它实现RSA公开密钥算法的专用集成电路相比,该电路具有运算部件少、面积小的特点。     

抗功耗攻击的RSA协处理器

RSA是当今被公认为最成熟且应用最广泛的非对称加密算法。最近几年来,大量的文献表明传统的RSA加密算法缺乏包含,很容易遭受侧信道攻击的威胁,特别是功耗分析攻击。本文提出一种抗功耗攻击的RSA协处理器,选择指数随机化掩盖和添加伪操作的方法,能够有效地抵抗简单功耗分析和差分功耗分析攻击;通过结合CSA加法器和两层Karatsuba乘法器实现的基256免减Montgomery模乘器,能够在不消耗过多面积的基础上提高RSA的运算速度。结果表明,本处理器能够在ASIC和FPGA上实现RSA加解密功能。同时,在SMIC 130nm工艺和100MHz时钟频率下进行DC综合,综合报告表明：1024位抗功耗攻击的RSA协处理器吞吐率达到110Kbps,面积约为310k门。     

公钥密码处理芯片的设计与实现

以RSA算法为例,探讨了公钥密码处理芯片的设计与实现.首先提出了公钥密码芯片实现中的核心问题,即大整数模幂运算算法和大整数模乘运算算法的实现;然后针对RSA算法,提出了Montgomery模乘算法的CIOS方法的一种新的快速硬件并行实现方法,其中采用了加法与乘法并行运算以及多级流水线技术以提高性能,较大地减少了乘法运算时间,提高了模乘器的性能.     

RSA密码算法的可重构设计与实现

本文对RSA密码算法的实现和可重构性进行了分析,在对模幂模块和模乘模块进行了可重构设计的基础上,提出一种可重构RSA硬件架构,使其能够适配256bit、512bit、1024bit、2048bit四种不同密钥长度的应用。RSA可重构设计在FPGA上进行了实现与测试,结果表明,工作在200MHz时钟时,2048bit密钥长度RSA在最坏情况下数据吞吐量可达46kb／s,能够满足高性能的信息安全系统对RSA算法的加密速度要求。     

一种基于RSA算法的加密芯片设计

给出了一种1024位RSA算法加密芯片的完整设计方案.本方案采用了Barret模缩减算法和反复平方法,根据大数运算的特点和降低资源消耗的需要改进了电路结构,并采用全定制IC的设计流程进行实现.结果表明,该方案结构简单,资源利用率高,且能达到较高的性能.     

基于AES&RSA混合加密策略的硬盘分区加密技术

针对当前硬盘分区加密策略加密速度慢、安全性低,以及只对数据加密无法实现对应用软件加密的问题,设计了AES(高级加密标准)和RSA(公钥加密算法)混合加密策略,将AES的安全高速与RSA的安全密钥分发体制相结合实现一种新的硬盘分区加密技术.采用驱动层加密技术提升加密速度并实现操作对用户透明,设计简易数字证书和密钥生成模块将用户与密钥一一对应,增强系统安全性.     

A scalable hybrid modular multiplication algorithm

Based on the analysis of several familiar large integer modular multiplication algorithms, this paper proposes a new Scalable Hybrid modular multiplication （SHyb） algorithm which has scalable operands, and presents an RSA algorithm model with scalable key size. Theoretical analysis shows that SHyb algorithm requires m^2n/2 ＋ 2m iterations to complete an mn-bit modular multiplication with the application of an n-bit modular addition hardware circuit. The number of the required iterations can be reduced to a half of that of the scalable Montgomery algorithm. Consequently, the application scope of the RSA cryptosystem is expanded and its operation speed is enhanced based on SHyb algorithm.     

关于提高RSA算法速度的研究

RSA是第一个既能用于数据加密也能用于数字签名的公开密钥算法,是目前应用最为广泛的数字签名算法。RSA的安全性依赖于大数分解,由于进行的都是大数计算,使得RSA最快的情况也比DES慢100倍,无论软件还是硬件实现,速度一直是RSA的缺陷。从密钥产生、加密和解密的速度制约条件进行了分析,提出了依赖n进制数组大数的表示法、最优个数素数表和中国剩余定理的高性能RSA算法,并在PIC32单片机上对算法进行了测速。     

Design of programmable logic device based on electro-optic effect of lithium-niobate-based Mach–Zehnder interferometers

Elastic optical network (EON) technology is considered as a very promising candidate for future high-speed networks due to its intrinsic flexibility and high efficiency in allocating the optical spectrum resources. The key issue that has to be addressed in EON is the routing and spectrum allocation (RSA) problem. RSA is NP-hard problem that has to be solved in an efficient manner. It is a highly challenging task particularly in the case of large problem instances. In this paper, we applied the bee colony optimization (BCO) metaheuristic approach to solve the RSA problem in EON with static traffic demands. The objective of the proposed BCO–RSA algorithm is to minimize both the network spectrum utilization and the average path length criterions. The results of numerous experimental studies show that our BCO–RSA algorithm performs superior compared to some benchmark greedy heuristics as well as to differential evolution (DE) metaheuristic algorithm recently proposed in the literature. The algorithm is evaluated in different realistic size optical networks, such as the NSFnet, two European optical networks (EON-19 and EON-28) and the USA network topology. Simulation results demonstrate that considerable spectrum savings could be achieved with our BCO–RSA algorithm compared to other considered approaches. In addition, we analyzed the efficiency of the BCO–RSA algorithm and compare it with the competitive DE approach according to the required CPU time and the convergence speed.     

公钥密码新方向:椭圆曲线密码学

介绍三种常用的公钥密码体制RSA、DSA和ECC。指出ECC与RSA、DSA等传统公钥密码体制在安全性、速度、内存需求、带宽需求等方面各自所具有的优势。ECC技术已被应用于许多领域,在某些领域有望取代RSA、DSA等传统公钥密码技术,并将成为通用的公钥密码技术。     

Bulk encryption algorithm for use with RSA

The public-key cryptosystem known as RSA is widely judged to be secure, but in software implementations is slow, and even in hardware implementations encryption with a general 512-bit exponent runs only at tens of kilobits per second. Use of a small public exponent can speed encryption by up to 375-fold, but decryption speed can be increased only by four-fold in software or two-fold in hardware using the method of Quisquater and Couvreur (1982). It is therefore common to employ a second, fast, secret-key, cryptosystem such as the DES as the bulk encryption method, while the session key for that system is transferred using RSA. This however increases the security risk, as breaking either RSA or DES is sufficient to obtain knowledge of the plaintext, and DES in particular has been the subject of intense cryptanalytic activity in recent years. It is therefore desirable to use a fast secret-key bulk encryption algorithm whose security can be demonstrably related to that of RSA. The following proposed system, designated QS, goes some way to meeting this aim.<>     

基于SA866的全数字变频调速控制系统

介绍了一种智能型、高精度PWM运动控制器SA866的结构原理和引脚功能，给出了采用SA866和智能功率模块PM59RSA120结合设计小功率通用变频器的方法。实验结果表明，该变频器性能好、价格低、可靠性较高。     

基于AES和RSA的加密信息传送方案

AES私钥密码体制加解密效率高,但在密钥管理方面比较困难,而RSA公钥密码体制不存在密钥管理的问题,但是加解密效率很低。根据这两种密码体制的优缺点,提出了基于AES和RSA的加密信息传送方案。此方案不但改善了RSA加解密的速度慢的缺点,也解决了AES体制申密钥管理因难的问题。     

VLSI design of an RSA encryption/decryption chip using systolic array based architecture

This article presents the VLSI design of a configurable RSA public key cryptosystem supporting the 512-bit, 1024-bit and 2048-bit based on Montgomery algorithm achieving comparable clock cycles of current relevant works but with smaller die size. We use binary method for the modular exponentiation and adopt Montgomery algorithm for the modular multiplication to simplify computational complexity, which, together with the systolic array concept for electric circuit designs effectively, lower the die size. The main architecture of the chip consists of four functional blocks, namely input/output modules, registers module, arithmetic module and control module. We applied the concept of systolic array to design the RSA encryption/decryption chip by using VHDL hardware language and verified using the TSMC/CIC 0.35 m 1P4 M technology. The die area of the 2048-bit RSA chip without the DFT is 3.9 × 3.9 mm² (4.58 × 4.58 mm² with DFT). Its average baud rate can reach 10.84 kbps under a 100 MHz clock.     

RSA加密算法及其改进算法的研究和实现

首先利用RSA加密算法对数据进行加密和解密,实现了数据的安全传输;然后针对RSA加密算法时间开销大和算法设计复杂的缺点,提出基于乘同余对称特性的SMM算法。通过对该改进RSA加密算法的实现发现加密运算速度明显提高且算法更简单,从而证明了本文所提改进算法的有效性。