一种BCH码编译码器的设计与实现

二元BCH码具有良好的代数结构和纠错能力,是应用最为广泛的码类之一。在此介绍了BCH（255,223）的编译码算法和硬件实现方法,针对二元BCH码提出了一种适合硬件模块化设计的BM迭代译码算法,并基于Xilinx公司的xc5vlx110t实现了BCH（255,223）纠错编译码。仿真结果表明,采用此方法实现的编译码器具有速度快、构造简单、性能稳定以及结构灵活的优点。目前该编译码器已成功用于某数字电台系统中。     

移动通信系统中RS码编译码器的DSP实现

介绍了具有强大的纠错能力的RS码及最小重量译码的基本原理,并对RS(15,9,3)码的最小重量译码算法在DSP中的实现进行了初步探索.运行结果表明,该编译码器具有高速、可靠、灵活等诸多特点,已广泛应用于移动通信系统中.     

基于CPLD的HDB3码编译码器设计

在基带传输系统中常需要进行NRZ码和HDB3码间的相互转换。基于CPLD设计了一种能实现该种转换的HDB3码编译码器。该编译码器能进行并行发送编码和接收译码，并带有误码检测和位同步提取的功能。     

TMS320F206的(31,15)RS码编译码器的传输速率研究

本文对DSP芯片TMS32 0F2 0 6实现的RS码编译码器的传输速率进行讨论 ,提出了用软仿真器simulator对RS码编译码器的传输速率进行测试的方法 ,并提供了测试的结果。     

基于FPGA的LDPC码编译码器联合设计

该文通过对低密度校验(LDPC)码的编译码过程进行分析,提出了一种基于FPGA的LDPC码编译码器联合设计方法,该方法使编码器和译码器共用同一校验计算电路和复用相同的RAM存储块,有效减少了硬件资源的消耗量。该方法适合于采用校验矩阵进行编码和译码的情况,不仅适用于全并行的编译码器结构,同时也适用于目前广泛采用的部分并行结构,且能够使用和积、最小和等多种译码算法。采用该方法对两组不同的LDPC码进行部分并行结构的编译码器联合设计,在Xilinx XC4VLX80 FPGA上的实现结果表明,设计得到的编码器和译码器可并行工作,且仅占用略多于单个译码器的硬件资源,提出的设计方法能够在不降低吞吐量的同时有效减少系统对硬件资源的需求。     

帧长可配置Turbo码编译码器的设计与实现

针对固定帧长Turbo码灵活性和适应性差的缺点,提出了一种帧长可配置的Turbo码编 译码器的FPGA实现方案,可以由用户根据数字通信参数设计要求自行改变交织深度, 以使译码性能与信息速率达到最佳平衡。采用“自上而下”的设计思想和“自下而上” 的实现流程相结合的方法,对Turbo码编译码系统进行模块化设计,优化调试后下载配置到X ilinx公司的Virtex-2 Pro系列中。测试结果表明,该设计具有良好的移植性和通用性,为T urbo码在不同环境下的应用建立了统一平台。     

新型编译码器的应用

编码器 MC145026和译码器 MC145027、MC145028是美国莫托罗拉公司80年代中期产品,它们在实现多路遥控中具有电路简单、抗干扰性能强、工作稳定可靠、系统及功能容易组合和扩展等优点,广泛应用于工业控制、家用电器及其它电子产品。本文以四通道遥控电源开关为例,介绍新型编、译码电路的应用。     

数字电视传输系统中LDPC码编译码器的研究与设计

低密度奇偶校验码纠错能力强,能够在逼近香农极限的信噪比条件下获得很高的误码率特性,非常适用于无线通信.本文分析了在DMB-TH标准中LDPC码的构造、编码及解码算法原理,结合MATLAB仿真对其算法有效性进行了分析比较.     

Turbo码高速译码器设计

Turbo码具有优良的纠错性能,被认为是最接近香农限的纠错码之一,并被多个通信行业标准所采用。Turbo码译码算法相比于编码算法要复杂得多,同时其采用迭代译码方式,以上2个原因使得Turbo码译码器硬件实现复杂,而且译码速度非常有限。从Turbo码高速译码器硬件实现出发,介绍Turbo码迭代译码的硬件快速实现算法以及流水线译码方式,并介绍利用Altera的Flex10k10E芯片实现该高速译码器硬件架构。测试和仿真结果表明,该高速译码器具有较高的译码速度和良好的译码性能。     

BCH（15,5,3）码编／译码器的计算机模拟和硬件实现

本文结合ＢＣＨ（１５，５，３）码的硬件实现，介绍了计算机逻辑模拟和电路模拟的作用和重要性。     

用于DVD的MPEG2实时解码器研制

MPEG2作为数字视频压缩技术的国际通用标准,其实时解码器在数字视频产品中有着广泛的应用。本文介绍了一种采用部分总线结构的,用于DVD的MPEG2实时解码器的设计及硬件实现,并对系统的特点和其中的几个关键问题作了详细的分析与讨论,最后给出了实验结果及分析。     

可配置参数的BCH编解码器的设计

介绍了参数化的BCH编解码器的设计,并用verilog HDL实现。可由外部端口输入信号配置编码参数,以适应各种通信环境,达到最佳的数据传输率。工作时钟频率为500MHz。     

基于FPGA的高速Viterbi译码器设计与实现

Viterbi算法是卷积码最常用的译码算法,在卷积码约束长度较大,译码时延要求较高的场合,如何实现低硬件复杂度的Viterbi译码器成为新的课题。本文提出新颖的Viterbi路径权重算法、双蝶形译码单元结构、高效的状态度量存储器等技术,使Viterbi算法充分和FPGA灵活原片内存储和逻辑单元配置方法相结合,发挥出最佳效率。用本算法在32MHz时钟下实现的256状态的Viterbi译码器译码速率可达400Kbps以上,且仅占用很小的硬件资源,可以方便地和Furbo译码单元等集成在单片FPGA,形成单片信道译码单元。     

Viterbi译码器的硬件实现

介绍了一种Vkerbi译码器的硬件实现方法。设计的基于硬判决的Viterbi译码器具有约束长度长（9)、译码深度深（64)的特点。为了兼顾硬件资源与电路性能两个方面，在设计中使用了4个ACS单元，并根据Xilinx Virtex系列FPGA的结构特点．利用FPGA内部的BlockRAM保存汉明距离和幸存路径，提高了译码速度。     

AVS中可变长解码器的硬件设计

AVS是我国自主制定的音视频编码技术标准。简要介绍AVS标准视频压缩部分的特点,重点研究AVS可变长熵解码的原理和技术方法并进行优化,主要采用并行解码结构以达到实时解码。在此基础上提出了一种针对AVS视频编码标准的变长码——指数哥伦布码解码的硬件设计结构,最后给出实现该硬件结构对应FPGA实验仿真结果。     

新的时变信道下空时分组编码多用户系统解码器设计

该文提出了两种新的适用于时变信道下空时分组编码多用户系统的解码器设计方案。空时分组编码多用户系统下,传统的迫零(Zero Forcing, ZF)和最小均方误差(Minimum Mean Squared Error, MMSE)解码器设计均假定信道准静态衰落。信道时变时,这些传统解码器在解码某用户信号时引入符号间干扰(Inter-Symbol Interference, ISI),且这种干扰随信道时变增大而增加。基于此,该文设计了两种新的解码器,该解码器可显著降低信道时变的影响。仿真结果表明,随信噪比(Signal-to-Noise Ratio, SNR)增加,两种传统解码器均出现误码率性能平层,而新解码器获得了显著的性能改善。     

高性能通用DSP译码器设计

高性能通用数字信号处理器译码器是连接指令集与运算单元的关键部件。它的输入数据是指令行的二进制机器码,输出是运算部件的所有控制信息、数据通道的所有控制信号和数据等。本文针对高性能通用数字信号处理器的特点,详述了译码器的硬件RTL设计实现过程,并给出了仿真实验结果。     

基于Simulink HDL Coder的跳频通信系统设计与实现

针对目前FPGA程序开发中模型开发方式应用较少的现状,基于simulink模型设计了跳频通信系统,利用simulink HDL Coder将跳频通信系统simulink仿真模型转换为HDL代码,在ISE中编译生成bit文件后加载到FPGA芯片之中,在FPGA信号处理板上实现了话音的实时通信。对基于simulink模型实现FPGA算法方法的优缺点进行了分析,对FPGA算法开发实现和simulink HDL Coder的推广应用具有一定的指导意义。     

高码率LDPC码译码器的优化设计与实现

本文以CCSDS推荐的7/8码率LDPC码为例,提出了一种适于高码率LDPC码译码器的硬件结构优化方法。高码率的LDPC码通常也伴随着行重与列重的比例较高的问题。本方法是在拆分校验矩阵的基础上,优化常用的部分并行译码结构,降低了高码率LDPC码译码时存在的校验节点运算单元(CNU)与变量节点运算单元(VNU)之间的复杂度不平衡,并由此提高了译码器的时钟性能。实验证明,本文方案提供的结构与常用的部分并行译码结构相比,节省硬件资源为41％;采用与本文方案相同的硬件资源而未经矩阵拆分的部分并行译码方案的码速率为本文方案的75％。