基于CPLD的HDB3编译码器

通过对HDB3编译码原理的分析,提出了一种基于可编程逻辑器件EPM7064SLC44和模拟开关4052实现HDB3编译码的方法,给出了硬件设计电路图、软件设计流程和HDB3编译码器的仿真波形.此实现方法具有硬件设计简单、运行速度快、成本低等优点.同时由于CPLD可重复编程的特点,可以对它进行在线修改,便于设备的调试和运行.此编译码器已经过实际测试,运行稳定可靠,可用于实际电路中.     

DTMB中LDPC码编译码器的FPGA实现

针对数字地面多媒体广播标准中的低密度奇偶校验(LDPC)码,设计实现了基于现场可编程逻辑门阵列(FPGA)的LDPC码编译码器。设计所采用的编译码器方案均采用部分并行结构,在吞吐量与硬件复杂度之间达到了较好的折中。进一步,实现了用于LDPC码性能测试的误码测试硬件系统。基于FPGA的硬件实现结果表明,针对码率为0.4的LDPC码,设计的编译码器可工作在160MHz的时钟频率下,以译码前的数据量计算,吞吐量达到214Mbps。当误比特率为10-6时,实现的6比特量化译码器与浮点译码器的性能差距仅为0.05d B。     

跳频系统下Turbo编译码器的设计

在介绍Turbo码编译码原理基础上,针对特定跳频系统,设计了一种Turbo编译码方案。详细论述了该方案中编译码器的设计、建模和仿真过程。该方案中采用MAX-LOG-MAP的迭代译码算法,仿真验证了译码器采用6次迭代可以在保证抗干扰性能的前提下,面向硬件实现计算量适中。因此,该方法具有一定的工程应用价值。     

一种BCH码编译码器的设计与实现

二元BCH码具有良好的代数结构和纠错能力,是应用最为广泛的码类之一。在此介绍了BCH（255,223）的编译码算法和硬件实现方法,针对二元BCH码提出了一种适合硬件模块化设计的BM迭代译码算法,并基于Xilinx公司的xc5vlx110t实现了BCH（255,223）纠错编译码。仿真结果表明,采用此方法实现的编译码器具有速度快、构造简单、性能稳定以及结构灵活的优点。目前该编译码器已成功用于某数字电台系统中。     

差分裂相码译码器误码扩散的分析

论文简要介绍了差分裂相码编，译码器，重点讨论了差分裂相码译码器的误码扩散问题。     

基于SOPC的MPEG-2传输流监测器设计

码流监测仪可以对数字电视中的传输码流进行分析检错。介绍了基于NIOS平台的码流监测仪的设计方法,对系统硬件部分的设计做了详细说明,以连续计数出错模块和PMT错误模块的设计为例,阐述了FPGA的硬件设计思想,同时简要介绍了系统的软件设计,并对码流的监测原理和针对SOPC的设计方法的特点做了适当解释。     

HDTV RS码编译码器中的论文对偶基比特并行乘法器

重点介绍了一种适合ＨＤＴＶ的ＲＳ码编译码器乘法器：对偶基比特并行乘法器的算法和实现方案。根据有限域ＧＦ（ｐｍ）中的有关定义和定理导出了对偶基比特并行乘法器的算法；给出了详细的实现电路并举例说明了其应用；简要介绍了其在ＨＤＴＶ的ＲＳ码编译码器中的应用，并和“查表法”实现的乘法器作了比较。说明了对偶基比特并行乘法器在硬件规模上的优越性。     

IEEE802.11 n信道编译码器的FPGA设计

首先分析了新一代无线局域网标准IEEE802.11n的卷积编译码原理,然后给出了卷积编码器和Viterbi译码器的FPGA实现方法,其中Viterbi译码器采用并行结构和回溯译码算法.最后进行了综合仿真,结果表明,设计的编译码器能够实现高速率编译码,满足IEEE802.11n高速吞吐量的要求.     

TMS320F206的(31,15)RS码编译码器的传输速率研究

本文对DSP芯片TMS32 0F2 0 6实现的RS码编译码器的传输速率进行讨论 ,提出了用软仿真器simulator对RS码编译码器的传输速率进行测试的方法 ,并提供了测试的结果。     

基于FPGA的LDPC码编译码器联合设计

该文通过对低密度校验(LDPC)码的编译码过程进行分析,提出了一种基于FPGA的LDPC码编译码器联合设计方法,该方法使编码器和译码器共用同一校验计算电路和复用相同的RAM存储块,有效减少了硬件资源的消耗量。该方法适合于采用校验矩阵进行编码和译码的情况,不仅适用于全并行的编译码器结构,同时也适用于目前广泛采用的部分并行结构,且能够使用和积、最小和等多种译码算法。采用该方法对两组不同的LDPC码进行部分并行结构的编译码器联合设计,在Xilinx XC4VLX80 FPGA上的实现结果表明,设计得到的编码器和译码器可并行工作,且仅占用略多于单个译码器的硬件资源,提出的设计方法能够在不降低吞吐量的同时有效减少系统对硬件资源的需求。     

四相相移键控（QPSK）差分编译码器的实现

为了消除四相相移键控（ＱＰＳＫ）调制方式中相干解调时载波恢复存在的相位模糊问题，本文推导了在收发两端所分别插入的自然码差分编译码方程。在此基础上，阐述了采用中规模集成电路（数据选择器）实现自然码差分编码器和译码器的具体步骤、硬件实现电路。最后就文中所实现的编码器和译码器硬件电路进行了扼要的讨论。     

用TMS320C6201实现H.263编译码系统

介绍了用TMS320C6201实现视频压缩编码标准H.263的编译码系统,并以编码系统为例,给出其硬件设计及软件的优化处理方法.     

RS(63,45)编译码器的设计与FPGA实现

里德-索罗门(RS)编码是一类具有很强纠错能力的多进制BCH编码,它不但可以纠正随机错误,也能纠正突发错误。首先介绍了伽罗华域加法器和乘法器的设计,然后详细地阐述了RS(63,45)编译码器各模块的设计原理。对编译码器各模块先用Matlab进行设计,验证设计的正确性,再对译码器模块进行纠错性能测试。时序仿真结果表明,该译码器能实现最大的纠错能力。设计的编译码器能运用到实际的无线通信系统中去。     

DSP系统的通信与控制接口设计

介绍了一种采用TMS320C548构造的低速率话音编解码DSP系统的通信与控制接口的设计方法。着重介绍了DSP系统内部通信与控制接口的硬件结构和软件设计方法。     

一种基于FPGA的Turbo码译码器的设计

主要论述了一种基于FPGA的Turbo码译码器的设计。首先简单介绍了编码器和交织器的原理;然后介绍了基于Max-Log-MAP算法的译码器原理,详细论述了各个子模块;最后给出了系统仿真的误码率图形。     

可配置参数的BCH编解码器的设计

介绍了参数化的BCH编解码器的设计,并用verilog HDL实现。可由外部端口输入信号配置编码参数,以适应各种通信环境,达到最佳的数据传输率。工作时钟频率为500MHz。     

一种基于AMBE-2000芯片的低速声码器设计

AMBE-2000是一款性能优良的低速话音编解码芯片。论述了一种基于AMBE-2000芯片的低速声码器的设计方法。简要介绍了AMBE-2000的组成、功能特点和通信格式,分析了声码器的设计要点,阐述了声码器的工作原理,并给出了声码器的硬件、软件设计及实现方法。该声码器在实际应用中获得了满意效果。     

一种无线报警器的设计与实现

随着CMOS技术和集成电路技术的成熟,专用编解码集成电路越来越多地应用于公共系统中,使得系统设计简单化,同时可靠性提高。PT2262/2272是一对带地址/数据编码的专用编解码集成电路。利用PT2262/2272的“地址识别”特点,设计了一种无线报警电路。在发出报警信号的同时,给出报警点位置代号,给出了详实的原理电路。     

改进的TurbO码算法的FPGA实现

本文提出一种使用ＦＰＧＡ实现改进的Ｔｕｒｂｏ码算法的方法。在选用改进的最优周期交织序列的交织器和ＳＩＳＯ(软输入软输出)译码器的Ｍａｘ－Ｌｏｇ－ＭＡＰ译码算法的硬件实现过程中,采用“自上而下” 和“自下而上”相结合的设计方法。在采用并行算法的同时巧妙地改变前向矢量的计算顺序,减少了占用的硬件资源。整个设计在ＭＡＸ＋ＰＬＵＳⅡ软件环境下仿真的结果表明,本设计实现的改进的Ｔｕｒｂｏ码编码/译码器具有良好的误码性能和较高的实用价值。