基于新型全数字锁相环的同步倍频技术

为了实时跟踪电网频率的变化,提高直流输电系统中换流器触发脉冲控制精度,提出了一种基于新型全数字锁相环的同步倍频技术。该新型数字锁相环在传统数字锁相环的基础上加入了自适应模值控制模块,大幅提高了锁相速度和精度。在此基础上,利用近似补偿方法设计出的同步倍频模块能在高精度要求下对电网频率同步任意倍频,给换流器触发控制系统提供精准的时钟基准,提高相位控制精度,削弱换流器产生的非特征谐波。利用现场可编程门阵列(FPGA)为载体,在QUARTUSⅡ软件环境下,设计出了基于全数字锁相环的同步倍频装置,并通过软件仿真和实验测试验证了该技术的正确性和优越性。     

一种新型的全数字锁相环

该文提出了一种实现全数字锁相环的新方法。在基于该方法实现的全数字锁相环中，一种数字比例积分控制的设计结构取代了传统的一些数字环路滤波控制方法。通过线性近似，该文推导出该锁相环系统的数学模型，并进一步对该系统的局部动态特性进行了讨论。理论分析表明这种新型的全数字锁相环具有很宽的锁相范围，并且在不同被锁频点的局部范围内都具有相同的稳定形式，锁相跟踪达到稳定的时间与被锁信号的周期成正比，由于充分利用了鉴相脉冲宽度所包含的相位误差信息，同时又引入了积分控制，使锁相环的跟踪响应速度得到提高。仿真实验进一步验证了理论分析的结论。该文锁相环采用数字电路方式实现，其性能可以通过比例和积分控制参数进行调节，因而简化了设计过程，便于应用在电机调速系统，有源滤波器和静止无功补偿器等领域。     

基于FPGA实现的变PI参数全数字锁相环

提出了一种变比例积分(PI)参数的全数字锁相环。与传统数字锁相环相比,该锁相环可根据相位误差的大小,自动调整PI参数,在保证系统稳定的前提下,提高了锁相的速度;同时由于环路采用比例积分控制,锁相环稳态无静差,输出抖动小。对提出的全数字锁相环进行了理论分析,并通过Quartus II软件仿真和现场可编程门阵列(FPGA)的硬件实验对该锁相环的性能进行了验证。实验表明,该数字锁相环锁相范围大、速度快、精度高,可用于有快速同步需求的场合,如新能源并网控制、脉宽调制整流器(PWM)。     

基于全数字锁相环的电网频率跟踪技术

介绍了一种基于全数字锁相环(All Digtal Phase Locked Loop,简称ADPLL)电路实现电网频率跟踪的技术。分析比较了电网频率跟踪技术中软、硬件同步的优缺点,并将FPGA技术运用到电网同步跟踪技术中,解决了软、硬同步方法的不足。阐述了该技术的实现原理和各个模块的设计。ADPLL电路采用VHDL语言和现场可编程门阵列(Filed Programmable Gata Array,简称FPGA)设计实现,并采用QUARTUSⅡ软件进行仿真研究。仿真和实验结果表明,该方法能够很好地跟踪电网频率,实时性好,精度高。     

基于新型全数字锁相环的SVG系统

新型全数字锁相环(AADPLL)技术在SVG系统中的运用,能实时跟踪电网频率的变化,对采样电压进行同步6倍频,实现6相同步触发脉冲,对采样电压进行同步240倍频,保证ad在每周期采样240个点,从而减少了采样误差和触发误差,使SVG实验运行系统的功率因数比未使用这项新技术之前的SVG实验系统的功率因数提高了1.5%。从而证明其有效性。     

基于Lyapunov函数的全数字锁相环的优化设计

对三相输入电压畸变条件下的矢量型数字锁相环工作原理及其非线性动态模型进行了研究,给出了一种基于Lyapunov函数的具有高稳定性和相位跟踪能力的三相数字PLL的设计方法。对环路滤波控制器和具有自动复位功能的压控振荡器分别进行离散化,解决了数字化过程中处理器有限字长的问题。对三相输入相不平衡、谐波、偏移等畸变条件下的PLL误差进行了计算和分析,采用PI控制器取代传统的环路滤波器,提高了三相数字锁相环抑制畸变的能力和跟踪响应的速度。采用DSP实现三相数字锁相环技术,并用于6kW逆变器功率因数的控制中,仿真和实验均验证了理论分析的正确性。     

新型的数字逻辑电路实验仪器

本文介绍了ＳＬＳ－１型数字逻辑电路实验机的组成和主要技术方案。该仪器功能齐全,结构新颖,性能可靠,适合于研究生,本科生进行数字逻辑电路实验和科学研究。     

数字锁相环同步切换系统的设计

同步切换是将电动机从变频器切换到电网供电,然后使电动机脱开变频器;或者使变频器与准备脱离电网供电的电动机进行匹配,然后脱开电网,切换到由变频器控制.如果切换不当,会引起很大的冲击电流和功率倒灌.为保证电网和变频器的安全性,采用Matlab软件对高压变频器和电网之间的切换进行研究,计算各种切换情况的冲击电流和功率流向,捕捉最佳投切时刻.设计了切换顺序和各切换状态、数字锁相环系统及在FPGA中的实现,最后给出了相应的切换算法.     

基于FPGA的改进型全数字锁相环的设计

针对脉冲密度调制技术调节谐振逆变器输出功率时系统易失锁的问题,提出了一种改进型全数字锁相环,详细分析了这种全数字锁相环的工作原理。利用通用的现场可编程门阵列器件(FPGA)实现改进型全数字锁相环的片上系统设计。最后通过仿真和实验证明,对于不同频率的跟踪信号,当起始相位误差约为最大值180°时经过10~11个输入信号周期系统就可以快速而准确的锁定。而当负载电流降至很小的值时改进锁相环的采样保持电路能够保证逆变器工作在谐振频率点附近,从而避免失锁。     

全数字锁相环SiC超高频感应加热电源分时控制探讨

在2MHz的超高频感应加热电源研究背景下,通过两种理论分析方法来研究基于SiC器件的分时控制方法对开关损耗的影响,同时改进了FPGA全数字锁相环根据负载谐振频率的动态分频,从而扩大锁相范围。     

基于变动频率滤波的新型数字锁相环

提出了一种应用于单相并网系统中的基于变动频率滤波原理的优化型数字锁相环,并加入了频率控制以及初始相位角定位等模块.在保留了现有优化型锁相环结构简单,灵敏度高,动态响应快等优点的前提下、解决了其存在的抗谐波干扰能力差,频率超调大等问题.利用Matlab软件对电网电压幅值、频率和相位角的突变、谐波注入等参数变化的影响做了仿真研究.在此基础上,搭建了以TMS320F2812 DSP为控制核心的实验装置,仿真验证和试验结果证明了该方法的可行性.     

三相数字锁相环的原理及性能

分析了三相锁相环的基本原理、特性及各种输入情况下锁相环的输出性能.通过理论推导,在三相输入信号存在直流偏移、不对称、谐波等干扰情况下,分析了三相锁相环的检测相位误差,得出谐波的含量.并通过仿真研究,验证了三相输入信号存在直流偏移、不对称、谐波等干扰情况下,仿真结果与理论推导一致.并对相位突变和频率突变的情况进行了仿真研究,说明在相位和频率发生变动时三相锁相环仍能有效地锁定相位,能够满足系统变频的要求.     

一种消除反馈延迟的全数字锁相环

针对传统数字锁相环存在的反馈滞后造成系统动、静态性能退化的问题,提出一种消除反馈滞后一拍的方法,以无反馈滞后理想数字锁相环为参考模型,利用数字锁相环当前输出与上一时刻输出,计算得到与理想数字锁相环一致的结果,从而消除反馈滞后一拍。所提出的锁相环仅以两个乘法器的额外开销即可大幅增强锁相环的稳定性,并且使在s域内设计的性能指标能够在z域内严格实现,克服了传统数字锁相环性能退化的问题。仿真和实验结果表明,所提改进的数字锁相环阶跃响应和频率特性均与理想数字锁相环一致,显著提高了锁相环性能,所提新算法增加的计算量较少,具有较大的实际应用价值。     

基于DFT算法的单相数字锁相环

离散傅里叶变换(DFT)算法可以方便提取信号的幅值和相位,通过仿真和理论推导,深入分析基于傅里叶变换(FFT)的锁相环,并研究了其数字实现方法,即基于DFT算法的锁相环.此锁相方式在同步信号中有谐波或多个过零点时仍能正常工作,有较高的精度.仿真和实验结果证明该技术是可靠可行的.     

全数字硬件化锁相环参数分析与设计

基于FPGA/ASIC的全数字硬件化方案具有全定制性和并行性的优点,为了利用最小的硬件资源实现指定的系统性能,需要对系统性能指标和实现代价进行优化设计。全数字锁相环性能指标函数是优化设计的前提,然而其却无法在s域内被完备、准确地描述。本文在z域内建立包括峰值时间、调节时间及超调量的全数字硬件化锁相环性能指标函数,指出由于反馈滞后一拍特性使系统的性能产生退化,然后定量地描述全数字硬件化锁相环的性能指标退化规律。仿真和实验结果表明峰值时间的退化现象较弱,而调节时间和超调量的退化规律类似,等值线退化为开口向下的抛物线,使比例、积分系数的耦合加强。     

一种抗干扰能力强的速度控制锁相环

作为控制系统用的锁相环正在越来越多的领域中获得应用,它具有稳定度高和精度高的优点。在这里我们先一般地介绍一下锁相环,然后主要讨论在实际使用中锁相环如何抗强干扰,如强电场、电火花和共用地线干扰等。最后我们进行抗干扰电路的设计。     

基于Si8250的数控开关电源环路补偿器设计

以数字电源控制器的设计方法为研究对象,通过建立数控半桥变换器的环路数学模型,利用MathCAD和Matlab来完成环路开环稳定性的运算和分析,采用Venable III型补偿方法设计出数字PID补偿器。环路补偿实验证明,利用Si8250控制器的直接数字控制方案可以达到很好的环路动态响应和稳定特性。     

具有抗谐波干扰的三相数字锁相环设计与仿真

在光伏或风能的三相有源逆变过程中,获取三相电网实时基波相位是非常重要的。针对当电网出现三相电压不平衡或较强的高次谐波干扰的情况,给出了一种具有抗谐波干扰的三相数字锁相环设计方案,并对方案的工作原理做了说明。最后,利用Matlab/Simulink对该三相数字锁相环在各种条件下做了对比分析,证明了基于多二阶广义积分器三相数字锁相环设计方案可以消除各次谐波的影响,使三相锁相环获得良好的跟踪基波相位的效果。该方案可以移植到FPGA中,构成全硬件集成锁相环;也可以移植到DSP中,构成全软件锁相环。     

采用数字锁相的三相四线制有源电力滤波器的设计

针对有源电力滤波器(APF)软件锁相程序复杂,同时空间矢量计算程序繁琐、计算量大,介绍了以TMS320C6747为主控芯片、PI控制的35 kVA三相四线制APF。在控制算法中,对数字锁相以及SVPWM控制模块进行了简化处理。给出了系统组成框图以及硬件参数,建立了系统数学模型,分析了电流解耦控制策略。试验结果表明,算法简化了程序、节省了处理器计算时间,且不会影响装置的谐波补偿效果。试验结果验证了控制算法的正确性。