基于小数分频技术的频率合成器的设计

本文进行了基于小数分频技术的频率合成器的研究与设计.首先分析小教分频锁相的工作原理,随后设定了设计指标,进行控制部分设计、环路滤波器设计、压控振荡器的设计,从而实现基于小数分频技术的频率合成器.并通过测试,其性能指标已达到设计要求.     

一种低杂散低相噪频率源的设计与实现

为了降低频率综合器的相噪和复杂度,提出了一种新的低相噪频率综合器的设计方法。它利用谐波发生器产生低相噪的高频信号,同时采用集成压控振荡器的频率合成器芯片LMX2820来直接产生输出信号和反馈信号,反馈信号和低相噪高频混频后产生低频的反馈信号,通过这种内置混频来降低分频值的方式来实现低相噪。采用该方法实现的13.75 GHz～16.25 GHz(不包含15 GHz)频率合成器,其相噪指标优于-102 dBc/Hz@1kHz。     

适用于频率综合器的宽带低相噪VCO设计

针对频率综合器在宽调谐范围下相位噪声变差的问题,设计了一款适用于频率综合器的宽调谐范围低相位噪声的压控振荡器;采用180nm BiCMOS工艺,运用可变电容阵列和开关电容阵列实现宽调谐范围;通过加入降噪模块,滤除压控振荡器产生的二次谐波和三次谐波,增大输出振幅,降低相位噪声;并在压控振荡器输出端加入输出缓冲器,降低频率综合器其他器件对压控振荡器的影响;通过Cadence软件对压控振荡器进行仿真,仿真结果表明：调谐电压为0.3~3V,压控振荡器的输出频率范围为2.3~3.5GHz;当压控振荡器的中心频率为3.31GHz时,在偏离中心频率10kHz、100kHz和1MHz处的相位噪声分别为-93.21dBc/Hz,-117.03dBc/Hz,-137.41dBc/Hz,功耗7.66mW;在较宽的频率范围内,取得良好的相位噪声抑制,提高压控振荡器的噪声性能,满足宽带低相噪频率综合器的应用需求。     

一种新型PID控制的全数字锁相环的设计与实现

一种采用积分分离的PID控制作为环路滤波器的全数字锁相环。该滤波器对序列滤波器输出的加减脉冲个数在反馈信号的上升沿进行综合,然后通过PID控制算法将综合值作为压控振荡器的分频值来实现相位的调整,最终达到相位锁定。PID控制算法响应时间短并可控制超调量,相比PI算法具有更快的上升时间,且不增加超调量。另外,该环路具有结构简单、易于集成等特点,可以作为一个子系统或功能块构成片上系统(SoC),用以提高控制系统的可靠性,简化系统硬件结构。     

低相噪小步进频率合成器设计

根据现代通信系统的需要介绍了4．5-5．2GHz的频率合成器的设计。该频率合成器工作频带宽,步进小,尤其是具有较低的相位噪声。提出了实现小步进和低相噪的频率合成器的几种方法,最后采用小数分频和环内混频的方案。经过合理设计环路滤波器,选择合适的环路带宽,制作出高性能的频率合成器,并且对频率合成器的性能进行了分析。     

高稳度无线传声器

本文介绍的高稳定无线传声器工作于FM频段,由于电路采用石英晶体作稳频工作,故接收到的频率十分稳定。电路原理如图所示:V1将输入的音频信号适当放大后,将输出的音频信号电压加到变容二极管D上、由于变容二极管属于一种压控元件,其等效电容量会随着输入信号电压的变化而改变,从而使V2及其外围元件组成的载波振荡器中心频率随之变化,形成调频信号。     

线性压控振荡器及其应用

线性压控振荡器(以下简称VCO),是一种输出脉冲频率随输入控制电压成线性变化的闭环振荡器。其特性曲线见图1,在线性段以内,此特性可用方程表示:     

卫星通信地面站中微波频率合成器用110MHz锁相标频源

文章较详细地介绍了用切泛音晶体制作的卫星通信地面站中微波频率合成器作标准源用的110MHz锁相标频源的优化设计。阐述了设计思想、关键部件的设计考虑及其具体的电路设计等问题,给出了关键部件晶体压控振荡器电路图及锁相标频源的实测结果及数据,该电路性能指标满足要求。     

小数分频频率合成器专用集成电路的研制

本文介绍了小数分频频率合成器的工作原理及设计方法。小数分频技术是频率合成中的新技术。这种技术的特点是使单环锁相频率合成器的平均分频比变为小数。     

语音文字短信无线发射机设计

语音/文字短信无线发射机是嵌入式智能家居系统的重要部件,采用锁相环式频率合成器技术,利用MC145152和MC12022芯片组成锁相环。输出载波频率35MHz,稳定度达到4×10-5,准确度达到3×10-5。由变容二极管V149和集成压控振荡器芯片MC1648实现对载波的调频调制。末级功放选用三极管2SC1970,工作在丙类放大状态,输出功率达到20mW。采用PT2262编码器芯片和AT89S52单片机实现文字短信数据传输业务,以及对机号的选择与控制等功能。音频输入和文字短信数据输入可自动转换,显示采用128×64点阵型液晶显示。     

机载收发信机锁相频率合成器的设计与实现

针对无人机机载设备体积小、重量轻、功耗小等要求,基于芯片ADF4360-3为机载数据终端的发射机与接收机设计了一种可设置上百个可变频点的锁相频率合成器。重点介绍了频率合成器的控制电路设计、环路滤波器的设计和仿真,以及变频程序算法的实现,并给出了主要算法的程序代码;分析了上电锁定错误的原因并提出有效的解决方法。通过无人机飞行试验验证:所设计的锁相频率合成器,性能稳定,具有很强的实用性,可推广应用于其他无线电测控系统的收发信机中。     

MM74HC4046在电压型逆变器中的设计与优化

针对通用锁相环频率特性中高频部分线性不足的问题,对锁相环进行了改进。通过对MM74HC4046锁相环内部结构的分析,提出了一种锁相环频率特性的优化,设计出扩展压控振荡器的频率范围和改善其控制电压的电路。通过实验验证,优化后的锁相环频率特性线性度和稳定性都有了很大的改善,使得锁相环电路有更广泛的应用和很强的实用性。     

一种S波段宽带跳频频率合成器的设计与实现

讨论了一种输出频带宽、跳频时间短、相位噪声低、杂波抑制高的频率合成器的设计方法;该方法采用STW81102频率合成芯片,是一个将PLL和VCO集成在一起的低成本单片多频带射频频率合成器芯片,并利用8515单片机软件模拟I2C总线通信对STW81102芯片进行置数控制输出频率;基于该方法实现了输出频率范围为3100~3400MHz,步进频率为20MHz的宽带跳频频率合成器,实验结果表明该频率合成器输出功率大于+5dBm,杂波抑制大于65dB,相位噪声优于-95dBc/Hz/10kHz。     

A 5 GHz LC-VCO frequency synthesizer for unlicensed band of WiMAX

This paper presents a low power and low phase noise CMOS integer-N frequency synthesizer based on the charge-pump Phase Locked Loop (PLL) topology. The frequency synthesizer can be used for IEEE 802.16 unlicensed band of WiMAX (World Interoperability for Microwave Access). The operation frequency of the proposed design is ranged from 5.13 to 5.22 GHz. The proposed Voltage-Controlled Oscillator (VCO) achieves low power consumption and low phase noise. The high speed divider is implemented by an optimal extended true single phase clock (E-TSPC) prescaler. It can achieve higher operating frequency and lower power consumption. A new frequency divider is also proposed to eliminate the hardware overhead of the S counter in the conventional programmable divider. The proposed frequency synthesizer consists of a phase-frequency detector (PFD), a charge pump, a low-pass loop filter, a VCO, and a frequency divider. The simulated phase noise of the proposed VCO is −121.6 dBc/Hz at 1 MHz offset from the carrier frequency. The proposed frequency synthesizer consumes 13.1 mW. The chip with an area of 1.048 × 1.076 mm² is fabricated in a TSMC 0.18 μm CMOS 1P6M technology process.     

基于ADF4108的频率合成器设计

本文分析锁相环（PLL）频率合成器的基本原理,并简单地介绍了ADI公司的集成锁相环芯片ADF4108的结构和性能。然后基于ADF4108芯片设计出一种频率合成器的方案,在该方案中,包含了环路滤波器的设计。通过ADIsimPLL3．1软件仿真,结果显示其相位噪声到达-99．27dBc@10kHz,并且系统工作稳定。     

基于PE3236的频率合成器电路设计与实现

设计并实现了一种L波段的锁相环频率合成器.采用集成芯片PE3236,分析了PE3236和频率合成器的特性,分析了电路结构,计算并确定了各个部件的参数,完成了硬件电路的设计.测试结果表明能够合成需要的频率,频率合成器环路工作稳定,并且可以根据需要改变频率,表明了设计的正确性.     

Delta-sigma (ΔΣ) frequency synthesizers for wireless applications

This paper describes the state-of-the-art design approaches to delta-sigma (ΔΣ) frequency synthesizers for wireless transceiver applications. Various synthesizer architectures, including the integer and fractional-N synthesizers, and frequency-to-digital converters (FDC) based digital frequency synthesizers are described. Design specifications for several loop parameters such as noise shaper order in the feedback modulator, loop filter bandwidth, VCO phase noise are based on modulation accuracy and frequency resolution specifications. Advantages of digital loop filter based ΔΣ frequency synthesizers are analyzed.     

基于ADF4360-8的集成化低相噪频率合成器设计

结合锁相环技术的基本原理,介绍了一种采用锁相环技术产生高稳定度信号的低相噪频率合成器的设计思路。采用集成锁相环芯片ADF4360-8来设计锁相环电路,并给出了系统的具体电路参数、实际应用的设计要点和设计注意事项。最后经过仿真,得出系统环路带宽内相噪为-105dBc,符合系统设计要求。     

基于ADF4360-9的GSM检测时钟发生器

集成VC0的锁相芯片目前在通信系统中应用十分广泛,结合锁相频率合成基本原理以及高集成锁相频率合成芯片ADF4360—9的工作特性,设计一个稳定的GSM检测时钟发生器。详细介绍了芯片的结构、原理以及应用,并给出了频率合成器的电路参数、完整的硬件电路和程序代码,测试数据表明该电路的性能指标符合要求。