高速时序信号完整性及时钟端接问题研究

本文介绍了时序设计中经常出现的信号完整性问题及其对时序预算的影响,介绍了高速系统中传输线的分类、特性及其阻抗的计算.根据ICS953401在PC主板上应用时所出现的不同信号问题,分析了反射、振铃的产生原因,并使用相应的端接来改善时钟信号完整性.     

基于FPGA与FLASH的高速数据采集系统设计

本文介绍了一种基于FPGA与FLASH高速数据采集系统的设计,最高采样频率可达到200MHz,并且具有8位分辨率、低成本、体积小和易控制等优点。在介绍数据采集理论的基础上,提出了系统的功能方案和结构设计,包括器件的选择原则和工作原理及仿真时序等。在此基础上利用VB软件对基于信号完整性的采集板进行了详细的设计仿真得出合乎信号完整性的结果。最后对系统进行了功能验证。系统在100MHz的频率下能够正常工作,整体设计及完成功能达到高速数据采集系统初样机的要求。     

一种超高速并行采样技术的研究与实现

并行采样技术是提高实时采样率的一种重要手段。基于时间交替并行采样技术,设计了一种由3Gsps采样率的模数转换器实现双通道6Gsps采样率的数据采集系统,重点对高速采样时钟分相延迟控制与同步时钟传输处理、基于IDDR的高速数据流分相处理、基于FIFO高速缓存与基于DDR2深存储的双重构架、板级设计的信号完整性等关键技术进行了详细探讨,同时对系统的软件架构也进行了介绍,最后给出信号实时数据采集的实验结果,并对系统的信噪比和有效位数进行了详细分析,得出系统的性能指标达到了同类产品水平。     

高速IC测试系统的信号完整性设计

随着高速数字电路如专用集成电路AISC、片上系统SOC和超高速混合信号处理电路ADC、DAC等集成电路数字端口的数据率提升,被测集成电路的电参数测试过程中常受到测试系统信号完整性问题的影响,导致实测电参数结果与其实际性能有较大差异。为了更真实的反映被测器件（DUT）的电性能,提出了通过仿真和结合良好的PCB设计来解决测试系统信号完整性问题的方法,分析并解决了测试系统信号完整性仿真中模型不完善的相关问题。通过对一款DUT测试系统的信号完整性设计和测试,验证了设计方法和建模的有效性。     

高速视频处理系统的信号完整性分析

高速视频处理系统信号完整性问题主要存在于反射、串扰和延时等三个方面。通过传输线模型分析确定了系统电路板的阻抗特性,根据传输线的特性阻抗与负载阻抗相匹配的原则,提出了采用端接匹配电阻来减少高速总线反射与串扰的方法。在端接电阻前后分别对高速总线部分的信号波形的反射和串扰进行了仿真,而且利用IBIS模型进行了系统的延时分析,结果表明端接电阻的设计方案不仅能够有效减少信号反射和串扰带来的影响,还能够满足系统的时序要求。根据系统信号完整性的仿真结果设计了相应的布线规则,并确定了系统电路板的最终设计方案。布线后仿真和电路板实测结果均可以满足各项信号完整性的要求。     

关于扫清信号完整性障碍技术的新书——《信号完整性工程师的最佳伴侣》以图文并茂的形式介绍了仿真、测试和测量的关键技术和概念

泰克公司日前宣布,由泰克公司Dave Ireland参与编著的信号完整性新书：《信号完整性工程师的最佳伴侣：实时测试测量和设计仿真》。该书涵盖了从可行性研究到检验,从仿真到测试的整个生命周朗,为针对高速数字设计进行现代信号完整性的测试测量提供了实用指南。     

高速DAC与FPGA接口信号完整性的仿真分析

在高速系统设计中,随着数字电路工作频率的提高,信号完整性问题变得无处不在,对电路稳定性影响很大.针对高速电路发展带来的信号完整性问题,借助Hyperlynx软件和IBIS模型对基于FPGA的400MHz高速DAC系统进行了信号完整性方面的仿真和分析,并且针对信号的反射和串扰问题进行了详细论述.研究结果表明,采取合适的方法可以有效的减小信号的反射和串扰,并且仿真的结果能给实际电路设计实现提供有价值的指导.     

基于CPCI总线控制卡的信号完整性设计

由于CPCI总线的高速数据传输,基于CPCI总线控制卡的设计必须考虑信号完整性问题.从PCB走线、电源和时钟电路3方面进行了信号完整性设计,提出了总线接口芯片9054的PCB走线长度,并给出时钟电源的滤波电路以及电源滤波电容的配置方法.实验结果表明：经过完整性设计的控制卡时钟电路,信号质量明显改善;控制卡电源电压波动小于5％,主机与控制卡通讯速率达到117.97 MByte/s,接近理论极限值.验证了基于CPCI总线控制卡信号完整性设计的正确性.     

关于扫清信号完整性障碍技术的新书

《信号完整性工程师的最佳伴侣》以图文并茂的形式介绍了仿真、测试和测量的关键技术和概念泰克公司日前宣布,由泰克公司Dave Ireland参与编著的信号完整性新书:《信号完整性工程师的最佳伴侣:实时测试测量和设计仿真》。该书涵盖了从可行性研究到检验,从仿真到测试的整个生命周期,为针对高速数字设计进行现代信号完整性     

基于DSP的高速数字电路设计中的信号完整性研究

数字信号处理芯片(DSP)是近年来迅速发展和广泛应用的高新技术,其应用领域日趋广泛,本文以TMS320VC33 DSP为处理器,设计和实现了测试系统硬件平台.高速数字电路设计中一个重要的技术难题就是如何保证信号的完整性,本文就该问题展开讨论,针对测试系统进行了信号完整性分析(SI),这对系统的抗干扰能力、可靠性的提高有很大的帮助,并对设计结果进行了仿真,证实了理论的可行性,并根据实际开发中的经验提出了在高速数字电路设计中保证信号完整性的具体措施.     

基于1553B总线和PXI总线的某型航天动力控制系统关键技术研究

动力系统一体化控制在航天测控系统中起着举足轻重的作用,传统的测控设备往往在数字信号通信和模拟信号控制之间实时同步上缺乏可靠的技术手段,同时还存在数据量大难以缓冲、容错以及故障恢复等问题。为了提高系统的综合性能,提出了基于PXI总线和1553B总线的高精度同步测控技术,阐述了其系统设计中关键技术实现方法。在RTOS(real-time operating system)下完成1553B通信帧时间1ms硬件定时,误差1μs以内,实时数据无缝加载;同时还设计了1553B异步Strobe触发帧,通过PXI总线路由,实现了1553B总线通信与模拟信号发送、采集同步开始,同步精度80μs以内;并且提出了实时系统下数据缓冲、容错处理和故障恢复技术。系统具有很高的可靠性和很好的实时性,为动力传动一体化设备这种数据通信控制种类多、数据量大、实时性要求较高的系统提供了较好的测控解决方案。     

基于FPGA的手持式数字示波器的设计

针对传统示波器体积大、携带不便等问题,利用现场可编程门阵列（field programmable gate array,FPGA）强大的性能,研制一款基于FPGA的手持式数字示波器。系统以Altera公司FPGA为主控芯片组建逻辑控制电路,利用Quartus II开发工具以及Verilog HDL语言描述控制逻辑,实现时钟分配、采样缓冲、触发、测频、测幅等功能。用SOPC Builder构建Nios II软核处理器,通过C语言编程实现触摸控制、显示控制等功能。经过实验测试表明,该示波器系统工作稳定,具有较高的性能指标和实用性,在手持式数字示波器的研制方面有较好的参考价值。     

DSP数字交流调速系统的硬件设计

交流电机调速系统正向数字化方向发展，一般的微控制器缺乏进行复杂计算（如矢量运算）的能力，而32位微处理器相对又较昂贵，32位数字信号处理器DSP由于其运算速度快，性能价格比高，效能超出其他计算机机处理器10－50倍，这使得交流调速系统的性能和精度更优于传统的交流调速系统。论文讨论了高速DSP在交流调速系统中的外部硬件设计。     

基于GIM模型的智能变电站二次回路三维可视化系统设计

由于智能变电站内二次回路需要模拟的对象较多,并且具有时序性特征与非时序性特征,导致智能变电站二次回路三维可视化效果较差。基于此设计了一个基于电网信息模型(grid information model, GIM)模型的智能变电站二次回路三维可视化系统。系统硬件部分,重点设计处理器、互感器采样模块与互感器采样模块;系统软件部分,对空间数据组织与管理、几何元素间求交计算、模型切割、模型贴合。在此基础上采用GIM模型建立时序模型,完成智能变电站二次回路三维可视化系统的设计。实验结果表明,所提基于GIM模型的智能变电站二次回路三维可视化系统不仅提高了建模帧速、可视化效率与可视化效果,所设计系统的可视化结果基本不存在缺陷。所设计系统还减少了施工变更次数、施工成本与施工周期,施工成本最大降幅接近0.5倍。因此,说明所设计系统提高了变电站二次回路三维可视化效果,可以满足系统设计需求。     

接收机位定时恢复的设计

数字通信系统中,位定时同步是正确收发信号的先决条件之一,对于单载波而言,需要正确的寻找到最佳采样点,因为一点偏移都会造成星座图的发散。文中研究了接收机定时恢复环路的设计,该环路包括平方定时误差检测,环路滤波,定时控制和内插滤波器单元组成,通过Matlab仿真表明,该环路能够很好的实现定时恢复。     

8通道数字信号时序分析实验装置设计

为了丰富数字逻辑设计实验教学内容,拓展数字电路实验测试设备功能,基于FPGA设计8通道数字信号时序分析装置。该装置自带8路标准测试信号,通过2个按键实现8位触发字的设置,当8路输入信号符合触发条件时,使能片上RAM存储模块实现对8路数字信号的存储。存储器满时使能DA转换,通过生成两路模拟信号送入数字示波器X、Y通道,利用示波器的X-Y显示模式实现8路数字逻辑信号的显示;具备手动光标测试功能,能够通过LED显示光标所对应的8路逻辑信号。该装置解决了数字电路实验过程中依靠示波器无法同时观测多路逻辑信号的问题,同时能够作为一个工程实践案例引导学生基于FPGA进行数字系统设计。     

Purdue's Junior-Level Control Laboratory with Microprocessors

A microprocessor-based direct digital control system laboratory developed at Purdue University is discussed. The microprocessor controller interfaces directly to an analog computer for simulation control or to control components such as motors, heaters, etc. Available resident processor routines (A/D, D/A, arithmetic, timing, etc.) can be easily configured into a digital control system program allowing strategies to be quickly developed and tested. Al operations are performed directly at the control station via a terminal keyboard, and the system has the potential for stand-alone operation with a graphics output terminal A typical digital control system example-servo position control-has been developed for use in the Junior Control Laboratory. In addition to unlimited possibilities for software strategies, patchable features such as comparators, logic circuitry, timing functions, etc., are available on the front panel, allowing quick, efficient development of a complete digital control system.     

110kV大侣智能变电站自动化系统的设计与应用

本文对110kV大侣智能变电站自动化系统的设计方案进行了应用分析：①过程层采用SV＋GOOSE＋IEEE1588共网传输模式下的保护、控制、计量、录波配置方案;②采用不同原理的电子式互感器和常规互感器混合使用的线路、主变和母线差动保护应用方案;③通信时钟同步及主备切换方案;④智能变电站保护控制设备采用动态组播协议应用方...     

基于FPGA的多通道高分辨率时间数字转换系统设计

设计了一种FPGA实现的基于多相位时钟脉冲计数的多通道高分辨率时间数字转换系统。利用多时钟脉冲计数技术,实现数倍于计数时钟频率的计时分辨率,同时实现简便、资源占用少、利于大规模扩展通道数的高精度时间测量需求。尤其适用于阵列光电探测器的激光脉冲飞行时间测量系统。设计实现了64通道、计时分辨率1.25 ns的系统并进行了实验验证。结果表明此系统测量结果标准差优于1 ns,计时分辨率仍有进一步提高的潜力。     

The application of multi-rate digital signal processing techniquesto the measurement of power system harmonic levels

The concepts of filtering and sampling power system voltage and current signals for harmonic analysis using the fast Fourier transform (FFT) algorithm are introduced. The application of a multirate digital signal processing technique to harmonic analysis is then discussed, and the design of a polyphase decimation finite-impulse response (FIR) filter, for use as an antialiasing filter in oversampling applications, is covered. The implementation of this filter in conjunction with an FFT by a digital signal processor is described, and results of timing tests on the algorithms are presented. The instrument used to implement these techniques is an advanced data acquisition and parallel processing system aimed specifically at continuous real-time power system signal monitoring