数字时钟信号产生技术的研究

本文在比较了三种数字时钟信号的产生原理和特性的基础上，结合一种实际应用，重点就直接数字合成(DDS)的方法进行了详细的论述，并就利用DDS技术产生基准时钟的扩展方法做了简要阐述。     

基于FPGA+DDS的位同步时钟恢复设计与实现

针对目前常用位同步时钟恢复电路即超前-滞后型锁相环和1位同步器两种方法的不足之处,提出了一种使用DDS原理实现的快速时钟恢复方案。该方案采用DDS技术作为高精度任意分频单元,并在此基础上结合两种方法的优点,完成了位同步时钟恢复的改进设计。该方法适用频率范围宽,同步速度快,同步精度高,能够有效地降低频差的影响。给出了方案设计原理及实现方法,使用FPGA完成设计并对其性能做了分析及仿真、测试。     

DDS芯片输出杂散分析及其抑制研究

针对DDS芯片的输出杂散问题,系统分析了DDS芯片输出杂散来源。并结合两款DDS芯片(AD9854/AD9856)的实际使用经验,从参考时钟设计和PCB设计两方面入手,提出了抑制DDS芯片输出杂散的实用方案。实测结果证明本方案有效地降低了DDS芯片的输出杂散,为DDS芯片的合理使用提供了有益的借鉴。     

基于DDS和PLL的宽带时钟发生电路设计

针对高速任意波形发生器对高精度、宽带时钟电路的需要,提出了一种通过DDS加PLL的可变时钟设计方法。对DDS参数的选择、锁相环倍数的选择进行了详细分析,并对相位噪声的指标分配进行了论证,最后给出了输出频率范围为200MHz-1．25GHz的时钟电路的设计方案。通过实验验证,证明了上述分析的正确性。     

基于FPGA的并行DDS

介绍一种提高直接数字合成器(DDS)系统时钟频率的并行处理方法。给出了一个基于现场可编程门阵列(FPGA)的具有400MHz系统时钟频率DDS电路的实现方法和实验测试结果。采用直接中频输出方式,输出频率范围250MHz～350MHz,频率分辨率6Hz,寄生信号抑制50dB。该DDS电路具有接口简单、使用灵活等优点,可用于雷达、电子战领域的宽带信号产生。     

DDS在卫星定时基准源中的应用

本文介绍了直接数字频率合成器(DDS)的原理及其特性,以及在卫星定时基准源中的应用.实例表明利用DDS技术使卫星定时基准源满足通讯基准站时钟频率精确要求.DDS技术在时钟频率供给和卫星定位方面取得了高效和不错的成果.     

低杂散低相噪频率合成器的设计

DDS＋PLL是目前频率合成技术的常用组合方式之一。首先就DDS＋PLL的几种常用合成方式的特点进行了简单介绍．然后着重利用DDS激励PLL的混频合成方式,实现了一种低杂散低相噪的频率合成器的设计。设计中首先在理论分析的基础上选出了合理的设计方案,然后对各项指标进行了可行性分析,尤其对输出相位噪声和组合杂散进行了详尽的阐述。最终通过理论分析,合理的选取时钟频率巧妙地避开了近端的杂散,用试验结果证明了该方案的可行性。     

读写通道基于τ因子内插时钟恢复模型设计与实现

读写通道是介于磁盘读写头与设备控制器之间的电子电路,实现数据写入和可靠的恢复。伺服信号采样时钟是伺服信号检测的重要组成部分,其设计的目标是在提高伺服信号传输速率的同时维持低的误码率,这就对通道的数据采样处理以及时钟恢复电路的设计提出了严格的要求。本文通过对读写通道伺服的分析,对常用的由锁相环构成的伺服时钟恢复电路进行改进,在线性插值时钟恢复的基础上提出了基于τ因子内插时钟恢复模型,并推导出τ因子插值滤波器系数算法,还给出了伺服时钟恢复的硬件及FPGA的设计与实现方案,最后给出了基于线性插值和基于τ因子内插时钟恢复试验。测试结果证明,采用基于τ因子内插滤波器模型可以获得更好的谐波频谱。     

基于AD9951的差分快速跳频系统频率合成器的设计

选用内部时钟为400MHz的高性能直接数字合成频率源DDS芯片AD9951作为核心器件设计频率合成器,采用DDS+DSP的设计方案。利用锁相环ADF4113为AD9951提供参考时钟。阐述了AD9951芯片的主要性能及其在快速频率合成器设计中的应用方法。     

基于锁相环的高速示波器等效采样系统设计

采用小数分频锁相环芯片ADF4351作为采样时钟发生器,利用FPGA进行等精度测频,运用差频法顺序等效采样原理,设计了最高等效采样率为160 GS/s的高速示波器等效采样系统。同时通过时钟分配器和数字延迟线产生交替采样时钟,利用4片最高采样率为250 MS/s的8 bit ADC进行时间交替采样,使系统的最高实时采样率达到1 GS/s。由于采用低抖动的时钟源,系统在DC到500 MHz的设计带宽内保持了良好的噪声性能,信噪比优于基于DDS技术的等效采样系统。     

一种宽带高精度可变时钟发生电路设计

为了满足现代高速电子仪器对高精度、高带宽时钟电路的需求,本文提出了一种通过DDS＋PLL＋分频器技术实现时钟发生器的设计方法。对方案进行了详细的论述,并对相位噪声的指标分配进行了论证,最后给出了输出频率范围为5MHz～1．6GHz的时钟电路的设计方案,并通过实验,证明了上述分析的正确性。     

基于STM32F4的时栅位移传感器信号处理系统集成化设计

设计了一种基于单片STM32F4芯片的时栅位移传感器信号处理系统,将驱动电源、信号采样以及数据处理与误差补偿集成在一片芯片中完成,采用数字频率直接合成（DDS）技术进行激励源的设计,利用输入捕获方式进行高频时钟脉冲插补来采集测量信号,由芯片集成的单周期DSP指令部件完成数据计算,并采用傅氏级数谐波修正技术来进行误差修正。实验表明：采用该系统后,72对极时栅误差峰峰值为3．29”,在保证精度的同时实现了时栅信号处理系统的集成化、小型化,降低了生产成本。     

基于FPGA+DDS的正弦信号发生器的设计

介绍了DDS的发展历史及其两种实现方法的特点,论述了DDS的基本原理,并提出一种基于FPGA的DDS信号发生器的设计方法,使DDS信号发生器具有调频、调相的功能,最后对其性能进行了分析。实验表明该系统具有设计合理、可靠性高、结构简单等特点,具有很好的实用价值。     

时钟抖动测量方法

研究了时钟抖动的测量方法，并根据时钟抖动与ADC采样信号信噪比之间的关系，提出利用信噪比测量时钟抖动的两种方法：（1）通过信噪比与信号频率之间的关系计算时钟抖动的频率扫描法；（2）通过信噪比与信号幅度之间的关系计算时钟抖动的幅度扫描法。同时利用Matlab分别对两种方法进行了仿真和验证。最后用这两种方法分别测量了锁相环时钟和晶振时钟的抖动。测量结果表明，频率扫描法、幅度扫描法测量时钟抖动操作简单、测量精确，并且具有很好的一致性。     

宽带低噪遥感卫星模拟信号频综源技术研究

介绍了直接频率合成(DDS)的结构和原理;将DDS与杂散抑制技术应用于遥感卫星模拟信号源.在分析DDS谐波杂散信号影响的基础上,通过外部滤波网络和"余弦修正"等技术有效抑制了谐波杂散和噪声;实现了一种基于DDS+FPGA内置式可编程宽带低噪的频综源;实验表明该频综源具有频带宽(1 MHz～400 MHz)、频率分辨率高、切换速度快、相位噪声低等优点,满足通用型遥感卫星数据模拟源系统设计的需求.