格基密钥封装算法OSKR/OKAI硬件高效实现

量子计算技术的快速发展为现有公钥密码体系(RSA、椭圆曲线密码等)带来了巨大的挑战,为了抵御量子计算的攻击,后量子密码技术受到了学术界和工业界的广泛研究.其中,格基密码方案具有良好的安全性与实现效率,成为后量子密码领域的主要研究方向之一.最近,美国标准与技术研究院公布了基于模格MLWE困难问题的Kyber算法作为密钥封装方案的标准,2019年我国举行的后量子密码算法竞赛的一等奖获奖算法Aigis也是基于同类困难问题.基于非对称密钥共识机制、混合数论变换、封装512比特密钥长度等技术,我国学者进一步提出了Kyber和Aigis的优化算法:OSKR和OKAI.针对算法设计高效、统一的硬件架构对我国推进后量子密码的标准化进程具有重要的借鉴意义.本文基于FPGA平台设计实现OSKR和OKAI两种算法的专用电路结构,主要工作如下:设计了一种四并行的多项式运算模块,可实现多种模值参数(3329和7681)下的数论变换、多项式乘法、多项式压缩等运算过程,从而提升了算法的整体运行效率;在此基础上设计了多功能采样模块、编解码模块和存储模块等,充分利用FPGA平台并行性的特点研究核心运算模块的优化设计.考...     

基于MLWE的格密码高效硬件实现

后量子密码的发展已经引起各界的广泛关注,硬件实现效率是后量子密码最终标准的重要衡量指标之一。其中基于模误差学习问题(Module Learning With Errors,MLWE)的CRYSTALS-Kyber格密码是NIST第三轮后量子密码标准中最有希望的一种加密方案,可变的公钥矩阵维度参数k将基于MLWE的公钥加密方案的安全性扩展到不同级别,相较于其他格密码方案更具灵活性和安全性。本文首先分析了基于NIST第三轮最新参数q=3329的MLWE的格密码公钥加密方案的算法理论,并针对其中的核心模块—多项式乘法模块提出了两种不同的硬件实现方式。两种多项式乘法硬件实现方式都是采用基于频率抽取的数论变换(Number Theoretic Transform,NTT)算法,使用NTT算法实现多项式乘法降低了传统算法实现的线性复杂度,在硬件结构上能够面对不同应用场景进行优化,因此本文针对NTT算法中循环计算的核心模块提出了两种不同的优化硬件结构。一是面积和执行时间折中的迭代型NTT硬件结构,二是高性能低时延的多路延时转接(Multi-path Delay Commutator)的流水型NTT硬件结构;并且针对于面积时间均衡的迭代型NTT模块设计了一种整体MLWE硬件实现结构。与已有的先进设计相比,本文的流水型NTT结构具备更好的速度性能,在速度上相较于之前的设计分别提升11.64%和59.43%。而对于使用迭代型NTT的MLWE整体实现方案,本文的设计使用了最少的周期和最小的面积时间乘积(Area-Time-Product,ATP),其效率比最新发表的工作的硬件效率实现高2倍左右。     

后量子加密算法的硬件实现综述

现有的密码体制大多基于RSA、ECC等公钥密码体制,在信息安全系统中实现密钥交换、数字签名和身份认证等,有其独特的优势,其安全性分别依赖于解决整数分解问题和离散对数问题的难度。近年来,随着量子计算机的快速发展,破解上述数学问题的时间大幅减少,这将严重损害数字通信的安全性、保密性和完整性。与此同时,一个新的密码学领域,即后量子密码学应运而生,基于它的加密算法可以对抗量子计算机的攻击,因此成为近年来的热点研究方向。2016年以来,NIST向世界各地的研究者征集候选抗量子密码学方案,并对全部方案进行安全性、成本和性能的评估,最终通过评估的候选方案将被标准化。本文比较了NIST后量子密码学算法征集(第2轮、第3轮)的各个方案,概述目前后量子加密算法的主要实现方法:基于哈希、基于编码、基于格和基于多变量,分析了各自的安全性,签名参数及计算量的特点以及后期的优化方向。PQC算法在硬件实现上的挑战其一是算法规范的数学复杂性,这些规范通常是由密码学家编写的,关注的重点是其安全性而非实现的效率,其二需要存储大型公钥、私钥和内部状态,这可能会导致不能实现真正的轻量级,从而降低硬件实现的效率。本文重点介绍了目前后量子加密算法的硬件实现方式,包括PQC硬件应用程序编程接口的开发,基于HLS的抽象实现和基于FPGA/ASIC平台的硬件实现。PQC方案的硬件化过程中不仅需要算法的高效实现,同时需要抵抗针对硬件结构的侧信道攻击。侧信道攻击可以通过来自目标设备泄露的相关信息来提取密码设备的密钥。本文讨论了后量子加密算法在具体实现和应用中受到侧信道攻击类别和防御对策。     

基于FPGA的Kohonen竞争网络硬件实现

本文介绍了神经网络VLSI硬件实现的基本情况和VerilgHDL硬件设计方法的概念．在此基础上利用FPGA设计出了Kohonen竞争网络硬件电路。其工作频率为33Mhz．并对其工作过程进行了较详细的分析．给出了综合仿真的测试结果。     

一种轻量级TWINE密码硬件优化实现研究

随着物联网的广泛应用,如何有效实现轻量级密码算法成为近年的研究热点。对2011年提出的TWINE加密算法进行了硬件优化实现,相同的轮运算只实现一次,采用重复调用方式完成。TWINE算法总共有36轮运算,其中前35轮运算结构相同,可以重复调用实现,而第36轮相比前35轮在结构上少了块混淆,因此原始算法最多只能进行35轮重复调用。直接进行36轮循环调用运算,同时在36轮循环运算完成后构造一个块混淆逆运算,运算一次块混淆逆运算即可使输出密文正确。这样使TWINE最后的第36轮不必重新实现,而是直接复用前面可重复轮函数模块,只需增加一个比原始算法最后一轮运算相对简单的块混淆逆运算。下载到FPGA上的实验结果表明,优化后的TWINE密码算法在面积上减少了2204个Slices,系统速率提高了5倍。     

基于FPGA的神经网络的硬件实现

介绍神经网络ＶＬＳＩ硬件实现的基本情况和电路原理图与ＶＨＯＬ混合设计方法的概念,在此基础上利用单片ＦＰＣＡ设计出了白６４个神经元组成的具有片内学习功能的三层ＥＢＰ神经网络电路,其学习速度达到每秒三千万次以上连接权值的修正,并对其工作过程进行了较详细的分析,指出了制造ＡＳＩＣ芯片时应做的改进。     

应用于后量子密码的高速高效SHA-3硬件单元设计

随着量子计算技术的高速发展,传统的公钥密码体制正在遭受破译的威胁,将现有加密技术过渡到具有量子安全的后量子密码方案上是现阶段密码学界的研究热点。在现有的后量子密码(Post-Quantum Cryptography,PQC)方案中,基于格问题的密码方案由于其安全性,易实施性和使用灵活的众多优点,成为了最具潜力的PQC方案。SHA-3作为格密码方案中用于生成伪随机序列以及对关键信息散列的核心算子之一,其实现性能对整体后量子密码方案性能具有重要影响。考虑到今后PQC在多种设备场景下部署的巨大需求,SHA-3的硬件实现面临着高性能与有限资源开销相互制约的瓶颈挑战。对此,本文提出了一种高效高速的SHA-3硬件结构,这种结构可以应用于所有的SHA-3家族函数中。首先,本设计将64 bit轮常数简化为7 bit,既减少了轮常数所需的存储空间,也降低了运算复杂度。其次,提出了一种新型的流水线结构,这种新型结构相比于通常的流水线结构对关键路径分割得更加均匀。最后,将新型流水线结构与展开的优化方法结合,使系统的吞吐量大幅提高。本设计基于XilinxVirtex-6现场可编程逻辑阵列(FPGA)完成了原型实现,结果显示,所设计的SHA-3硬件单元最高工作频率可达459 MHz,效率达到14.71 Mbps/Slice。相比于现有的相关设计,最大工作频率提高了10.9%,效率提升了28.2%。     

MUSIC算法的FPGA实现

针对多重信号分类（MUSIC）算法计算复杂度高,难以实时实现的特点,给出了适用于均匀线阵的实数化预处理算法和实用的空间谱定义,并选择了适合FPGA硬件实现的特征值分解算法,给出了MUSIC算法FPGA实现的整体架构。仿真实验结果表明,该FPGA实现能够完成MUSIC算法的准确、快速计算。     

ECC密码算法的低功耗硬件实现研究

椭圆曲线密码算法作为高安全性的公钥密码;ECC算法的优化和软硬件实现是当前的研究热点;采用硬件实现椭圆曲线密码算法具有速度快、安全性高的特点,随着功耗分析、旁路攻击等新型分析方法的发展,密码算法硬件实现中的低功耗设计越来越重要;针对椭圆曲线密码算法的特点,主要对该算法芯片设计中的低功耗设计方法进行探讨.     

AES加密算法的FPGA优化实现

详细阐述了AES算法的硬件语言实现过程,并提出了一种优化方法,在对AES算法优化的实现过程中,将密钥扩展模块与轮加模块合并实现,并结合SDK平台的控制来完成加密算法,最后,进行了FPGA硬件实现与资源利用对比实验,验证了算法的正确性和优越性。     

提升小波算法的FPGA硬件实现

讨论了提升小波变换的原理及特点,并提出了一种基于现场可编程门阵列器件FPGA实现提升小波算法的方案,该方案与基于传统的卷积方法实现相比,可以减小硬件实现面积,并利用插入流水线寄存器的方法,缩短关键路径,提高运算速度.     

AKCN-MLWE算法AVX2高效实现

随着量子计算机的快速发展,经典密码系统面临巨大的威胁.Shor算法可以在量子计算机上多项式时间内分解大整数和求解离散对数,而这两类问题分别对应经典公钥密码系统中的RSA和椭圆曲线密码(ECC)所依赖的困难问题,因此可以抵御量子计算攻击的后量子密码近年来受到广泛的研究.格密码是后量子密码中最为高效且拓展性强的一类密码算法,在未来会逐步替代传统公钥密码算法(RSA、ECC等).256位高级向量扩展(AVX2)指令集是英特尔64位处理器中普遍支持的一类单指令多数据(SIMD)指令集,可用于并行计算.但是,由于格密码结构复杂,在支持AVX2指令集的英特尔64位处理器上难以对格密码方案进行高适配的深度优化.AKCN MLWE算法是我国自主设计的基于模格上容错学习(MLWE)问题的格密码密钥封装(KEM)方案,是中国密码学会举办的公钥密码算法竞赛第二轮的获奖算法.本文基于256位高级向量扩展(AVX2)指令集设计了针对AKCN MLWE算法的高效实现方案,包括以下几个关键优化点:针对多项式乘法,本文结合最优的数论变换(NTT)算法,将NTT的最后一层转换为线性多项式并使用Karatsuba算法进行加速计算,大幅提升计算效率的同时减少了预计算表的空间占用;针对取模运算,本文结合了Barrett约减算法和蒙哥马利约减算法的优势,同时采用延迟约减技术降低取模次数;本文针对所有多项式运算均实现了高度并行化,设计了针对多项式压缩与解压缩的并行算法,进一步提升了实现效率.本文设计的AKCN-MLWE算法AVX2高效实现方案在八核Intel Core i99880H处理器上仅需不到0.04 ms即可完成一次完整的KEM(包括密钥生成、密钥封装和密钥解封装),相比于参考实现提升8.84倍,其中密钥生成提升7.07倍,密钥封装提升7.90倍,密钥解封装算法提升11.78倍.本文提出的AKCN MLWE算法AVX2实现方案在相近经典安全强度下性能优于美国国家标准技术研究所(NIST)后量子密码标准化进程第二轮中众多格密码方案(Kyber、NewHope和Saber等).同时,本文设计的部分优化方案可用于提升Kyber、NewHope等格密码方案的性能.     

DES算法原理及其FPGA实现

DES(数据加密标准)是最常用的加密算法之一,自诞生至今一直被广泛应用于各个行业领域.为了深刻理解DES算法的运算过程和实现方法,在详细讨论F函数和S盒这两个关键因素的基础上,利用Minx公司的综合开发工具ISE和Spartan3 E FPGA等工具,设计了FPGA与PC机的申口通讯,完成了DES算法在FPGA中的正确实现,并采用软件仿真和硬件实现得出了实验结果,给出了DES算法在FPGA中的资源利用情况.通过实验结果和资源利用率验证了DES算法的功能及其在低端FPGA上的实用性.     

SURF算法并行优化及硬件实现

加速鲁棒特征(SURF)算法计算复杂度高、硬件实现需要大量的逻辑和存储资源,且描述符构建过程难以并行实现、无法满足实时性要求.针对上述问题,提出一种SURF算法的并行优化方法,并给出基于FPGA器件的硬件实现方法.首先采用圆形特征区域和径向梯度变换等方法实现旋转不变性,达到取消主方向计算和特征区域旋转的目的,实现SURF算法从积分图像计算到描述符生成的全过程并行优化;然后基于FPGA器件,采用多存储器和多路并行流水结构实时实现SURF优化算法.对比实验结果表明,SURF优化算法的匹配性能与SURF算法相当,虽然匹配点数比SURF算法低5%~20%,但匹配正确率比SURF算法高5%~10%;SURF优化算法硬件实现仅采用13.5MHz的时钟,对于分辨率为720×576的视频流,处理速度达到25帧/s,满足了实时性要求.     

粒子群优化算法的硬件实现及其性能分析

介绍量子粒子群优化(QPSO)算法的硬件实现方法并对其进行性能分析。将QPSO算法应用于现场可编程门阵列开发板,并对比了不同硬件实现方式的运算速度和资源耗费。采用硬件并行和流水技术缩短算法的运算时间,仿真结果表明,硬件化QPSO的运算时间为原Matlab中运算时间的0.032%。     

粒子群优化算法的硬件实现及其性能分析

介绍量子粒子群优化（QPSO）算法的硬件实现方法并对其进行性能分析。将QPSO算法应用于现场可编程门阵列开发板,并对比了不同硬件实现方式的运算速度和资源耗费。采用硬件并行和流水技术缩短算法的运算时间,仿真结果表明,硬件化QPSO的运算时闻为原Matlab中运算时间的0．032％。     

基于流水线的RSA加密算法硬件实现

针对硬件实现高位RSA加密算法成本比较高的问题,在传统的基4蒙哥马利（Montgomery）算法上进行改进。首先引入CSA加法器快速完成大数的加法计算;然后在后处理上做优化,以减少每次蒙哥马利计算的大数个数;最后在计算RSA加密算法时加入了流水线,在并行执行RSA加密的条件下降低硬件资源的使用。在Xilinx XC7K410T系列的FPGA开发板上的实验结果表明,在保证加密速率的前提下,改进的RSA加密算法结构使用的硬件资源是原来并行结构的1/2,而且可以在更高的频率下工作。     

多项式拟合在log-add算法单元中的应用及其FPGA实现

综合考虑面积和速度等因素,采用一次多项式拟合实现了简单快速的log-add算法单元。实验结果表明,在相同的精度要求下,其FPGA实现资源占用合理,硬件开销好于其他次数的多项式拟合实现方案。     

并行遗传算法的FPGA硬件实现研究

提出基于FPGA的并行遗传算法的硬件实现系统,从硬件实现角度提高遗传算法的收敛速度.硬件系统划分4个子系统,每个子系统同步而单独地运行一个群体大小为M的简单遗传算法,在简单遗传算法每代结束时,总控制器从4个子系统中选取1个最佳个体,然后复制到与其物理相邻的2个子系统中,实现子系统之间的信息交换.每个子系统采用5段流水线处理技术,即将子系统划分为解码操作、适应度计算、预选操作、随机地址比例选择操作以及交叉-变异操作5个单元.为了解决各段速度瓶颈,适应度计算采用4个具有加速模块的NiosⅡ处理器,预选操作采用M个取整电路,交叉-变异操作采用1个交叉部件和1个变异部件,解码操作采用2个解码部件的内部并行处理方式.用遗传算法标准测试函数Ⅱ测试该硬件系统,实验数据表明,由FPGA硬件实现的并行遗传算法同由软件实现的遗传算法相比,收敛速度大幅度提高,约2个数量级.     

轻量级密码算法LBlock的FPGA优化实现

LBlock密码算法是我国学者吴文玲和张蕾在ACNS2011提出的轻量级分组加密算法.论文对LBlock加密算法的硬件优化实现进行了研究,一方面将相同运算用一个模块设计完成,通过主程序重复调用完成加密;另一方面将轮操作和密钥更新放在同一个模块中并行执行,而且使用相同寄存器完成S盒变换和密钥变换,这样既可以不影响加密速度,又不需要将密钥更新中间结果另存,有效地节省寄存器的使用开销.然后分模块进行实现并仿真实验,和进行整体正确性实验验证.通过实验,验证论文所用优化方法可以较大幅度减少 LBlock 密码算法的实现面积, slices占用比减少了14%, LUT占用比减少了32%.在VIRTEX 5下的系统吞吐率为14.53Gb/s,更能有效满足较小芯片面积的应用需求,给当前的物联网加密提供参考.