时钟提取与抖动衰减数字锁相环设计研究

文章简要介绍了数字锁相环(DPLL)的工作原理,重点提出了用于V5接口芯片中的时钟提取锁相环和抖动衰减锁相环的设计,并对其进行了分析．     

一种用于SDH 2Mbit/s支路输出口的全数字锁相环

在本文中我们提出了一种具有极低通带宽度的二阶全数字锁相环，并采用了一些非线性的改进措施，使其具有一个相对较宽的牵出范围，从而可以用来恢复Ｅ１支路信号的时钟。经硬件实验证实，完全可以满足ＩＴＵ－Ｔ对抖动抑制特性的要求。由于数字集成电路技术成熟，集成度远远高于模拟集成电路，因而采用全数字锁相环对系统的集成有明显的益处。     

用于SDH 2Mb/s支路输出的一种全数字锁相环设计与实现

文章提出一种二阶全阶全数字锁相环的实现方法,由于采用鉴频、鉴相并置方法,网时把数字滤波器融入其中,采用小数分频器构成数失振荡器,从ＴＵ＝１２中恢复Ｅ１时钟信号。经硬件实验证实,电路的性能指标完全可以满足ＩＴＵ－Ｔ的有关标准。采用全数字锁相环对系统集成有明显的好处。     

全数字时钟锁相环的设计

提出了一种全数字时钟锁相环的设计方法,采用一种基于FPGA+DDS的设计,采用数字鉴相,用数字环路输出来控制DDS的输出频率,算法灵活,可移植性强,可广泛应用于调制解调器或其它电子设备的设计。     

基于噪声分析的低抖动全数字锁相环的设计

设计了一个用于时钟产生的全数字锁相环(ADPLL),其数控振荡器(DCO)采用9级环形振荡器,每级延迟单元的延迟时间均是可调的,各级倒相器的尺寸经过精确设计.该电路基于SMIC 0.13μm CMOS工艺,采用1.2 V电源供电,整个芯片的面积为0.13485 mm2.示波器测试结果表明,锁相环的捕获频率范围为100～500 MHz,输出频率为202.75 MHz时,峰-峰值抖动为133 ps,RMS抖动为46 ps.     

低抖动时钟锁相环设计

采用SMIC0.13μm CMOS工艺,设计实现了一个基于自偏置技术的低抖动时钟锁相环。锁相环核心功耗约为8.4～16.8mW,可稳定输出的频率范围为25MHz～2.4GHz,测试结果显示,锁相环锁定在1.36GHz时输出时钟的均方抖动为2.82ps,周期峰峰值抖动为21.34ps。     

数字锁相环电路中本征抖动的消除

本文首先分析了数字锁相环中本征抖动的产生原因，然后介绍了几种减少本征抖动的方法，并就它们的优缺点作了一些比较。     

SDH中E1支路的去同步电路设计

在同步数字体系(SDH)中,定位过程中的指针调整会使输出信号产生较大的抖动,为保证信号的质量,提出一种用于SDH中E1支路接收端的去同步电路。该电路由自适应滤波器和中等带宽的二阶数字锁相环(PLL)组成。PLL中的数控振荡器由串行累加器和双模分频器组成,采用鉴频鉴相并置的方法,并使用了数字滤波器。通过建立数学模型,对其工作过程及输出抖动进行分析。实验结果表明其性能指标可以满足I TU-T的相关标准。     

高速ADC的低抖动时钟设计

本文首先分析了采样时钟抖动对ADC信噪比性能的影响,然后指出产生时种抖动的原因,最后给出了两种实用的低抖动采样时钟产生方案:基于低相位噪声VCO(压控振荡器)的可变采样时钟的产生及基于极低相位噪声温度补偿晶振的非可变采样时钟的产生。     

基于DDS的SDH时钟抖动信号源的设计

提出了基于DDS的带抖动时钟信号产生算法,介绍了其实现原理,分析了产生的带抖动时钟信号在频域和时域的性能,并通过仿真验证。使用该设计的抖动信号源产生带有O.172所规定的抖动频率及幅度范围的低频带抖动信号可对数字设备进行抖动性能的测试。     

数字锁相环的参数设计及其应用

数字锁相环路（DPLL）是数字相干解调技术的核心。根据锁相环理论,分析了在最小等效噪声带宽、最小相位均方误差以及最短锁定时间三种意义上的参数优化设计方案,并给出了简明的、具有一定工程指导意义的结果。该结果在应用了Intel公司解调芯片STEL－2105的系统中获得了具体应用。     

一种应用于阵列TDC的低抖动锁相环设计

传统的PLL（Phase Locked Loop）电路受限于环路参数的选定,其相位噪声与抖动特性已经难以满足大阵列、高精度TDC（Time-to-Digital Converter）的应用需求.本文致力于PLL环路带宽的优化选取,采取TSMC 0.35μm CMOS工艺实现了一款应用于TDC的具有低抖动、低噪声特性的锁相环（Phase Locked Loop,PLL）电路,芯片面积约为0.745mm×0.368mm.实际测试结果表明,在外部信号源输入15.625MHz时钟信号的条件下,PLL输出频率可锁定在250.0007MHz,频率偏差为0.7kHz,输出时钟占空比为51.59%,相位噪声为114.66dBc/Hz@1MHz,均方根抖动为4.3ps,峰峰值抖动为32.2ps.锁相环的相位噪声显著降低,输出时钟的抖动特性明显优化,可满足高精度阵列TDC的应用需要.     

软件锁相环设计与性能分析

根据虚拟无线电技术的特点和锁相环的基本原理,提出了一种软件化锁相环的设计方法。该方法保持了原有锁相环的基本结构,减少了硬件电路非线性对环路性能的影响,具有跟踪精度高、捕获时间短和参数设计灵活等优点。详细论述了该方法的数学模型,分析了软件锁相环和模拟锁相环在性能方面存在的差异,探讨了实际应用中参数设定的基本准则。计算机仿真结果表明,在加性高斯白噪声信道下,针对2种常见特征的信号,软件锁相环具有较高的测量精度和较好的抗干扰性能。     

数字锁相环在位同步中的应用与实现

给出了一种适用于数字接收机的位同步数字锁相环算法.首先分析了数字锁相环的各个组成部分,详细推导了数字锁相环路中环路滤波器参数、鉴相增益等各个参数的计算公式;然后利用 Matlab分别仿真了环路对输入信号相位和频率阶跃的响应,对仿真结果进行了分析.仿真结果表明,采用数字锁相环的位同步电路对输入信号的相位和频率阶跃具有较好的跟踪性能.最后说明了在环路设计中应该注意的几个问题.     

锁相环路的特性及其应用

锁相环路是一种以消除频率误差为任务的自动控制电路,由鉴相器、环路滤波器和压控振荡器组成,具有自动跟踪、锁定后没有频差、良好的窄带特性和易于集成的特点,广泛应用于倍频、分频和混频以及滤波、模拟数字信号的调制和解调、信号检测和接收、频率合成等许多技术领域,是现代电子产品中非常重要的部件。对环路结构和特性进行分析及锁相环路在不同领域的应用进行介绍,通过框图进一步阐述相应内容,使广大读者进一步认识锁相环路及其相应的产品。     

电荷泵锁相环中相位噪声的抑制和讨论

旨在介绍一种抑制电荷泵锁相环(CPPLL)中相位噪声(Jitter)的电路结构。文章在分析CPPLL对Jitter抑制原理的基础上，指出Jitter虽然无法被环路自身的跟踪作用根除，但却可以通过对鉴频鉴相器(PFD)的改进而得到较好地抑制。为了验证改进电路的效果，文中给出了实验数据，实验结果证明新的电路结构可以较好地抑制Jitter。     

锁相环在相位噪声测试中的工作机理和影响

分析了相位检波技术测试相位噪声的工作原理和锁相环在电路中的工作机理,给出了锁相环对相位噪声测试影响的转移函数,通过对环路修正前和修正后的实际测试曲线的比较,很容易看出环路噪声压缩的影响。明确了在实际测试中,必须对锁相环带宽内的相位噪声曲线进行修正。通过分析可以看出,用相位检波器方法使相位噪声测试由测信号相位起伏变成测电压起伏,用锁相技术使压控参考源与被测源同频,并可有效地对锁相带宽内噪声抑制进行修正,改进了相位噪声测试的方法。     

新型可编程锁相环锁定检测器设计

采用SMIC0．18μm工艺设计并验证了一种新型可编程锁相环锁定检测器．锁定检测器使用了新型脉宽检测电路将可编程脉宽检测门限与鉴相器输出相位差脉冲的宽度进行对比,并以此做出锁定判断．新型锁定检测器使用了时钟抽取电路以从锁相环参考时钟和反馈时钟中生成系统时钟,保证了在参考时钟丢失的情况下亦能正常工作．测试结果显示锁定检测器工作正常且能够在不同门限下进行准确地判断．     

基于数字锁相环的宽带频率源设计

介绍了数字锁相环路的基本原理,分析了集成锁相环芯片ADF4107的性能,采用其设计出一种具有多个频道的宽带频率合成器,它具有结构简单、稳定性好、精度高、易实现等特点。