数字芯片设计的断言验证

随着设计规模及其输入数据量指数性增长，模拟时间已长得无法忍受。另外，也很难判断模拟验证的完备性。形式验证不用向量、运用数学方法证明设计的特征和等价性，对这两个问题给出解决办法，但技术发展仍存在不少难题。在模拟中引入形式验证技术，形成的断言验证方法，可能是解决验证危机的有效办法。     

RFIC芯片的测试与设计验证

射频芯片(RFIC)的性能极易受到键合线、外围元件与电路等片外因素的影响,通常一款商用射频芯片的设计需要经过从初始芯片设计、芯片测试验证、修正芯片设计的多轮反复过程。因此射频芯片在设计时就需要对IC电路、键合和片外元件电路进行综合考虑。根据这一特点,结合相关芯片的实践经验,讨论射频芯片测试与验证的一般方法和经验技巧,对RFIC的设计具有实用价值。     

基于UVM验证方法学的数字交换芯片验证平台

采用统一验证方法学(universal verification methodology,UVM)搭建验证平台,对数字交换芯片的功能进行验证[1]。由于数字交换芯片的数据处理量较大,验证平台产生受约束的随机激励来验证数字交换芯片的功能,并通过代码覆盖率和功能覆盖率来完善验证用例。仿真结果表明,通过该验证平台验证数字交换芯片的功能正确,功能覆盖率达到100%,并通过机台测试。     

系统级芯片设计语言和验证语言的发展

由于微电子技术的迅速发展和系统芯片的出现,包含微处理器和存储器甚至模拟电路和射频电路在内的系统芯片的规模日益庞大,复杂度日益增加。人们用传统的模拟方法难以完成设计验证工作,出现了所谓“验证危机”。为了适应这种形势,电子设计和验证工具正在发生迅速而深刻的变革。现在基于RTL级的设计和验证方法必须向系统级的设计和验证方法过渡,导致了验证语言的出现和标准化,本文将对当前出现的系统级设计和验证语言进行全面综述,并论述验证语言标准化的情况。分析他们的优缺点和发展趋势。最后简单评述当前的验证方法,说明基于断言的验证是结合形式化验证和传统模拟验证可行的途径。     

针对模拟／混合信号和数字设计的验证平台

Discovery 2009验证平台是针对模拟／混合信号（AMS）和数字设计的完整解决方案,通过在整个平台里采用新型多核仿真技术、本征设计检验和全面的低功耗验证技术,Discovery2009能够提供强大的验证能力,帮助工程师显著提高工作效率,更快完成AMS和数字设计验证任务。Discovery2009在从RTL到晶体管的多个抽象层次中集成了全面的低功耗验证能力。     

分组密码算法芯片验证

介绍了分组密码算法芯片验证的流程、内容和方法,详细介绍了分组密码算法芯片的验证技术——测试基准。     

WiFi芯片的高速SDIO接口设计与验证

近年来,随着互联网技术的发展,WiFi技术具有较强的稳定性,而且具备数据传输速度快、功能消耗较低等优点,目前在无线通信中已经具有十分重要的作用。随着时代发展进步,对WiFi芯片的要求越来越高,对研发者来说,快速高效拓展WiFi芯片外部功能是当前面临的主要问题。文章提出外部拓展接口,即SDIO接口,可在WiFi芯片架构中集成,能够为该芯片提供快速信息传输接口,阐述了该芯片总体架构,分析了SDIO Host仿真模型搭建仿真平台,能够完成相应的仿真验证,最后通过芯片测试表明该SDIO接口不同的子功能,设计合理,具有较强的可操作性。     

SoC设计的模拟/混合信号验证

由于芯片工艺的几何尺寸越来越小、频率越来越高,传统的验证方法已越来越不适用。本文介绍的NanoSim工具采用高速晶体管模拟引擎、与VCS紧密集成以及对Verilog-A的内置支持,提供了高度灵活的混合信号验证的解决方案,适用于任何设计流程。     

基于UVM的PCIe桥接芯片验证平台设计

RapidIO协议是一种针对高性能嵌入式系统需求而设计的包交换互联协议,PCIe(Peripheral Component Interconnect express)是一种高速串行计算机扩展总线标准,能够提供点对点双通道高带宽传输.现有的国产CPU均不支持RapidIO接口,只能通过PCIe转RapidIO桥接芯片才可以连接到交换网络中,研制国产化PCIe桥接芯片对国产CPU的推广具有重要意义.通过在传统UVM(Universal Verification Methodology)架构的基础上进行优化,在计分板(Scoreboard)中采用基于单描述符实时比对的方法,比对数据改为从PCIe VIP (Verification Intellectual Property)的数据链路层中选取,使BDMA(Block Direct Memory Access)引擎的内存占用率减小了30%,验证平台总仿真时间缩短了25%;采用寄存器模型自动化集成的方法,对寄存器进行前门和后门交叉访问,可对寄存器的属性和初始值进行快速验证,使寄存器的总验证时间降为原来的20%,并且正确率可达95%以上,该方法特...     

基于模拟的SoC功能验证研究

基于模拟的验证技术在SoC等复杂数字系统功能验证中一直占据统治地位.模拟激励产生的速度和质量是决定验证过程收敛速度的关键因素,覆盖率信息定量地表示了验证完成的程度.覆盖率导向的受约束随机激励生成技术提高了验证过程的效率和自动化程度.按照是否需要待验证设计的内部结构信息,将受约束随机激励生成技术分为基于学习的激励生成和基于构造的激励生成两类并分别进行分析.对基于模拟的SoC功能验证涉及的其它关键技术如:约束定义、覆盖率分析及IP核及核间通信协议的功能验证等国内外研究现状进行了分析和总结,并对未来的发展趋势和研究方向进行了展望.     

数字集成电路设计中的硬件加速验证技术

在芯片规模指数式上升和要求面市时间快速缩短的双重压力下,验证已成为数字集成电路设计的瓶颈。利用硬件加速验证技术能很好地解决这一问题。该文论述了硬件加速验证系统的工作原理和组成结构,通过与传统HDL仿真器的比较证明了其优势,并以Aldec公司硬件加速验证工具HES为例说明了硬件加速验证的验证流程。     

提高验证速度,缩短芯片设计流程

在复杂集成电路设计中,验证过程可能要占到整个芯片设计周期的70%,为缩短设计流程,加快产品上市,设计企业需要采用新技术提高验证速度。在摩尔定律指引下,现代大规模集成电路设计密度越来越高,相应地,其功能也越来越复杂,这对芯片的设计验证工作是个极大的考验。     

数字芯片控制的多档输出直流电源设计

介绍一种采用中规模数字集成电路控制的多档输出直流稳压电源的设计方案。该稳压电路由三端稳压、消抖输入、多档编码、译码驱动、电阻控制、提示电路等六个部分电路组成,具有由一个按扭开关控制完成N档循环输出的功能。     

模拟与数字芯片

正超高能效的12、14和16位ADC驱动器100MHzADA4805-1和ADA4805-2两款放大器可实现高达160V/μs的压摆率、低噪声(100kHz条件下为5.9nV/√H z)和低失真(100kHz条件下为-102dBc/-11d BcH D2/H D3),功耗仅为1.5m W。这些放大器面向功耗敏感型便携式和电池供电型数据采集设备而设计,如手持式或便携式测试和测量仪器、电池供电型工     

部分ADSL功能专用芯片的设计及其FPGA验证

本文介绍了作者设计的完成ADSL初始化过程和FFT/IFFT模块的专用芯片组织结构及其设计方法,并且用FPGA验证了整个设计,取得了预期的效果,为今后开发具有自主知识产权的ADSLASIC芯片迈出了第一步。     

模拟设计与验证工具现状

模拟是通往通信半导体市场之钥,但无论是设计与验证工具目前都远远落后 大约从20世纪80年代起,就有许多业内专家宣称模拟电路已走进死胡同,而数字应用将在电子世界中大放异彩,包括用在通信上的集成电路(integrated circuits,ICs).在现实中,当然,现代化的通信系统同时需要将模拟及数字功能复杂地融合在一起.     

明导信息引领模拟混讦设计验证市场

随着芯片设计日趋复杂，如何验证产品功能，确认其表现符合原设计要求，这已变成一项困难挑战，特别在模拟与混合信号（Analog＆Mixed Signal）IC的设计上困难度更高。在模拟与混合信号SoC设计所用的EDA工具中，多年以来明导信息的市占率远远高过其他两强，就2008年的市占率来说，该公司高达54％，成绩相当亮眼。     

CESI-Verigy集成电路测试验证实验室瞄准中国高端芯片测试

日前，半导体测试公司惠瑞捷（Verigy）与中国电子技术标准化研究所（CESI）在北京联合宣布“CESI—Verigy集成电路测试验证实验室”正式成立，旨在满足北京乃至国内高端芯片测试方面日益增长的需求。     

电子产品面板控制芯片的物理验证

电子产品面板控制芯片在Astro工具中完成版图设计后,输出的GDS文件必须采用专门的物理验证工具进行设计规则检查和版图与原理图一致性检查以确保版图设计的正确性。违反检查规则的版图将成为芯片生产的隐患,因此必须在掩模版产生之前将其改正。介绍如何使用物理验证工具Dracula对Astro工具导出电子产品面板控制芯片的GDS格式文件进行设计规则检查和版图与电路图一致性检查,并对检查中碰到的问题提出具体的解决办法。     

数字IC可测性设计和自动测试生成技术

描述了一种自动局部扫描可测性设计方法，该方法在电路内部提供附加逻辑，把时序元件串成一条扫描通路，辅以适当的控制信号，使时序元件和组合元件分离开，从而达到可测试的目的，介绍了一种改进的ＰＯＤＥＭ测试生成算法和一种基于模拟的测试生成方法，该方法能较好处理时序电路的测试生成问题。