基于FPGA的采样与控制系统设计

从板级设计和工程实践的角度研究并总结了基于FPGA的模拟信号采样与数字控制系统的设计技术,基于软硬件协同设计的思想把设计分为硬件设计和IP核设计两个部分,对设计中出现的常见问题做了分析并给出相应设计建议.给出了基于Protel DXP的FPGA采样控制系统电气原理和PCB设计方法,以A/D转换芯片的驱动为例阐述了基于VHDL语言的AD、DA芯片驱动以及控制算法等IP核的开发流程.在Modelsim中对IP核做了电路行为仿真,仿真结果表明IP核实现了预设功能.设计结果制成了样板,调试结果表明本文的硬件设计方法具有工程实践意义.     

IEEE 1149.7 CJTAG IP核复位与选择单元模块设计

在深入研究IEEE 1149.7标准基础上,针对测试问题,构建符合标准架构的测试目标芯片CJTAG IP核,重点介绍IP核中复位与选择单元(RSU)模块的设计实现.该模块主要实现了四大功能:确定芯片启动模式、产生复位信号、逃脱检测及选择序列产生、IP核在线或离线选择.基于Quartus Ⅱ应用平台设计,通过ModelSim完成仿真验证.仿真结果表明,该复位与选择单元模块产生的信号符合IEEE1149.7标准规定,能够支持目标芯片IP核实现相应的测试功能.     

一种三维SoCs绑定前的测试时间优化方法

提出了一种在引脚和功耗限制下3D SoCs的绑定前测试方法.对IP核细粒度划分,将每个IP核的触发器数均衡分布到各层芯片上,利用TSV进行互连,设计出一种新颖的三维结构的测试外壳扫描链,同时在功耗和引脚限制下对IP核进行测试调度.实验结果表明,该方法使得芯片的测试时间获得大幅度降低的同时对功耗的需求很小.     

基于FPGA的优化SVPWM IP核

基于FPGA,提出了一种优化SVPWM IP核的电路实现方案,并通过了硬件测试.结果表明,借助简单的接口设计,微处理器就可凭借此IP核在0.1～800 Hz基波频率范围内,实现三相交流电机变频调速控制功能.此IP在有效降低功率器件开关损耗的同时,也大幅度降低了对处理器速度的要求,且处理器软件设计简单.     

基于自动聚焦应用的图像采集IP核的设计

在通用图像采集IP核的基础上,提出了一种能更好地应用于自动聚焦等相关算法的IP核.充分利用图像数据中的引导码完成了软同步设计,根据算法进行需求分析,只提取图像信号中的灰度分量Y,并将它们进行打包处理,最终通过DMA突发传输的方式缓存到SDRAM中.该设计方法在使采集效率提高50％的同时使资源消耗量减少了59％,并且通过...     

数字电路IP软核任务流方法验证

提出了基于任务流的数字电路IP软核验证方法。根据数字电路IP软核的设计要求,对原有的IP核进行研究划分,将1个复杂的验证任务按照IP核所实现的功能分解为不同的子任务。再把不同的子任务进行验证,并连接起来组成1个具体的软核工作目标,形成了任务流。选择了1个复杂的IP软核中一部分进行了验证,通过分析其功能结构,划分了不同的任务,并建立了任务执行的综合模型,最后从Modelsim仿真工具下的验证结果中可以看出,基于任务流的IP核验证方法对IP模块的划分准确,避免了功能的遗漏,可以使IP核的所有功能得以验证。     

FPGA在多轴步进电机控制器中的应用

提出一种应用现场可编程门阵列( FPGA)实现多轴步进电机控制器的方法.采用IP设计思想,步进电机的运动控制由硬件电路(步进电机IP核)实现,轨迹计算由同一芯片上的微处理器(NiosⅡ软核)实现,从而可以构建多轴步进电机控制器的可编程片上系统(SoPC系统).利用VHDL硬件描述语言,设计了一种高性能步进电机IP核,并进行了仿真验证.为了验证该IP核的复用性,构建了一个4轴步进电机控制器的SoPC系统.实验结果表明,此系统可对多轴步进电机实现高精确度控制,每轴的运动是相互独立的,并且控制参数在线可编程.基于这种方式构建的系统,扩展方便、可移植性高、具有广泛的适用性,可用于多轴伺服系统的工业领域.     

一种基于Avalon总线PCI从设备IP核设计

在工程实践中,如何实现上位机与Qsys系统之间的无缝链接,一直是设计中的重点。针对以上问题,本文提出了基于Avalon总线的PCI从设备IP核的设计方法,以嵌入式IP软核的形式取代原有专用接口芯片。设计按照自顶而下设计流程,首先给出了PCI从设备的RTL级模块划分,并详细设计了其mealy型状态机,然后将Avalon总线与PCI总线实现片内互联,最终开发了一个具有自主知识产权的IP软核。该IP核符合PCI 2.2标准,可进行资源自动配置,实现数据正确读写,还实现了PCI总线与Nios II处理器之间的数据传输,验证了该设计的正确性和可行性。     

基于IEEE 1500标准的IP核测试壳设计

随着集成电路规模的不断扩大,基于IP核复用的SOC设计技术被广泛应用,但是由于IP核的来源不同,设计标准的不兼容等因素,使得SOC的测试变得越来越困难。IEEE1500标准设立的目标是标准化IP核提供商与用户之间的测试接口,简化核测试信息的复用。本文在研究IEEE1500标准的硬件结构基础上,讨论了1500的测试指令集,然后以基准电路集ISCAS89中的s349时序电路为例,对其进行全扫描设计之后,详细说明了基于IEEE1500标准的IP核测试壳各部分的设计过程,最后通过仿真实验,验证了在不同测试指令和故障模式下,测试壳的有效性。     

基于SOPC的MPEG-4内核设计

针对MPEG-4的视频图像压缩,采用基于片上可编程系统芯片（SOPC）的知识产权核（IP核）的设计方法来实现。本设计在视频对象VO（Video Object）分割的基础上,对图像的采集、预处理和处理器模块进行背景DCT编码、量化编码、哈夫曼编码及纹理形状编码等,完成了主函数及可重复利用的IP核的设计。通过综合仿真得到仿真波形及压缩处理结果,并实现了在SOPC硬件开发平台上的下载。用可重复利用的IP核的方法来实现视频图像压缩,增强了系统的灵活性和扩展性,体现了本设计的创新。     

USB3.0设备控制器IP核OUT端点测试平台的研究与实现

从一款自主研发的USB3.0设备控制器IP核出发,完成USB3.0设备控制器IP核OUT端点模块3种传输模式(批量传输、中断传输和等时传输)的功能验证。通过Verilog语言搭建一个完整的OUT端点测试平台,测试平台包括USB3.0设备控制器IP核、主机模块(包参数产生模块、包产生模块、链路命令产生模块、包检测模块及链路命令检测模块)和应用核模块。实验测试结果与USB3.0 OUT端点3种传输模式的协议规范完全符合。该平台能够对USB3.0设备控制器IP核OUT端点的3种传输方式进行全方位的功能验证。     

RSA加密算法的IP核设计与实现

本文采用了增加预处理的R-L模式大数模幂运算实现RSA算法,设计了RSA算法IP核的系统构架。通过对大数模乘Montgomery算法的分析,将算法语句采用相应的硬件运算器进行处理,在对串行语句的延迟以及运算部件的延迟的准确控制前提下,实现了Montgomery算法的硬件化、并行化,大大提高了模乘运算的运行效率。本文RSA算法IP核是在XILINX公司的FPGA中实现,对IP核的各个部分进行了硬件仿真,并对仿真结果进行了分析验证。     

面向Avalon总线的AES-128/192/256 IP核的设计与实现

以AES-128、AES-192及AES-256算法的相似性为基础,设计了一个可时分复用的AES-128/192/256IP核,并针对Avalon总线接口规范,设计了相应接口及其地址空间的映射,使该IP核能够方便的作为NiosII系统自定义组件使用。该设计以精简硬件结构为目标,与传统的以吞吐率为目标的流水线模式AES加/解密系统相比,具有消耗硬件资源小,性价比突出的优点。同时利用FPGA的片上存储模块加快读写速度,在S盒的设计上采用可重构技术,并使整个设计具有了更高的安全性、可靠性与灵活性。该IP核采用硬件描述语言Verilog设计,利用QUARTUSII8.0进行了综合和布线,最终以Altera公司的EP2C20F484C6芯片为下载目标,其时序仿真可正常运行在100MHz的时钟频率下,该IP核可广泛应用于信息安全领域。     

基于IP核的SpaceWire-PCI通信卡设计

作为一种面向航天应用的通信技术,SpaceWire具有广阔的应用前景。以IP核技术为基础,设计实现了以PCI总线为集成平台的两通道SpaceWire接口通信卡。在对板卡硬件组成进行综述的基础上,详细描述了PCI接口IP核、SpaceWire节点IP核以及驱动程序的设计方法,最后通过软件定时方法对本板卡的转换效率进行了测试。本文设计的通信卡具有尺寸小、布线简单、成本低、功耗低等特点,可以满足航天测控领域需求。     

一种可重用MCU核测试平台的设计

随着IP核的规模日益增大,测试的复杂度也越来越大,本文针对MCU核的特点,介绍一种可重用测试平台的结构,并且设计了测试平台实例以完成对8051 IP核的测试。     

基于关键IP核加固的片上网络容错机制

片上网络中的路由器故障将导致与其相连的IP核不能通信,严重影响了片上网络的性能.因此提出一种基于片上网络2D-mesh结构的容错机制,通过将关键IP核的资源网络接口与相邻节点的资源网络接口相连进行IP核的加固,在每个路由器的各个端口中配置邻居节点状态寄存器标示邻居节点的好坏,在路由计算时通过检查寄存器绕过故障路由器,同...