高速FFT的蝶形单元和地址生成器优化

提出了FFT处理器的蝶形单元和地址发生器优化方案。通过改进Wallace树型加法器阵列结构,提高了蝶形单元乘法器的工作频率。提出了地址快速生成算法,该算法在快速产生地址的同时降低了读取旋转因子ROM的功耗。在Xilinx的Vertex-II系列FPGA上实现,该处理器可以稳定工作在150 MHz时钟下,速度满足设计指标。     

双蝶形高速脉冲压缩的FPGA实现

在对脉冲压缩原理分析的基础上提出了适应于FPGA实现的结构,采用了数据全并行基4双蝶形单元计算结构,极大地提高了蝶形运算的并行度,从而提高了脉冲压缩的速度.设计了合理的数据流程,以较小代价实现了和差两路数据的脉冲压缩.根据二相码的特点采用了奇偶点分开并行脉冲压缩方法保证了脉压的效果和速度.在系统时钟100 MHz时,完成4 K点的脉冲压缩只需67 μs.     

基于稀疏快速傅里叶变换的信号压缩处理

随着数据采集能力和采样频率的不断提高,采用传统的奈奎斯特采样定理会获得海量的数据,这给信号的存储和传递带来了极大挑战。提出基于稀疏快速傅里叶变换的信号压缩方法,利用信号在频域的稀疏性,压缩信号所需的存储空间,在保证拥有足够小的误码率的前提下,以高概率重构原始信号。     

频域选择性压缩采样的数字预失真计算优化

为了节省数字预失真的计算量提高迭代速度,提出一种基于频域选择性压缩采样的数字预失真计算量优化方法,降低数字预失真的矩阵计算部分计算量,使数字预失真单次迭代速度显著提升。仿真中使用10 MHz正交频分复用（OFDM）信号通过快速傅里叶变换FFT进行数据可用带宽的稀疏压缩采样,然后再进行参数提取,矩阵计算部分的计算量可优化到60%,而且数字预失真迭代效果与压缩采样前保持一致。     

基于FPGA的时域数字脉冲压缩处理器的设计

一种基于FPGA的适用于中小压缩比情况的时域数字脉冲压缩处理器的实现方案。该处理器具有使用灵活、便于功能扩展、成本低的特点,已用于某雷达信号处理机中,性能稳定。     

基于DSP的实数FFT算法研究与实现

介绍了一种实数快速傅里叶变换(FFT)的设计原理及实现方法,利用输入序列的对称性,将2N点的实数FFT计算转化为N点复数FFT计算,然后将FFT的N点复数输出序列进行适当的运算组合,获得原实数输入的2N点FFT复数输出序列,使FFT的运算量减少了近一半,很大程度上减少了系统的运算时间,解决了信号处理系统要求实时处理与傅里叶变换运算量大之间的矛盾．同时,给出了在TMS320VC5402 DSP上实现实数FFT的软件设计,并比较了执行16,32,64,128,256,512,1024点实数FFT程序代码与相同点数复数FFT的程序代码运行时间．经过实验验证,各项指标均达到了设计要求．     

应用FFT进行超长数字乘法的快速计算

通过研究超长数字的表示方法和FFT算法的改进,实现了超长数字乘法的快速计算,并给出了关键部分的算法,分析了算法的效率,为相关应用提供了一个借鉴.     

高性能并行FFT处理器的设计与实现

提出一种高性能并行快速傅里叶变换(FFT)处理器的设计方案,采用4个蝶形单元进行并行处理,利用改进的无冲突操作数地址映射方式,保证每个周期同时读取和写入16个数据。给出该处理器的FPGA实现,性能评测结果表明,与其他FFT处理器相比,该并行FFT处理器的性能较优,能满足实际应用需求。     

基于数据抽取的相参脉冲串载频精确估计方法

利用相参脉冲串信号的相位相干特性,提出一种利用FFT和数据抽取技术的精确测量载频的新方法。该方法利用数毫秒信号,达到了亚kHz量级的频率估计精度和数十Hz量级的频率分辨能力。仿真试验验证了该方法的频率精确测量能力和频率高分辨能力。     

基-2 FFT处理器的FPGA实现

针对当前数字信号处理领域对快速傅里叶变换应用的广泛需求,在对算法原理分析的基础上,给出了8点基-2按时间抽选FFT处理器的实现方案;并综合Xilinx xc3s1500系列芯片,通过Modelsim SE 6.0对程序进行仿真.实验结果表明,该处理器功能实现正确,并且具有较高的运算速度和精度.     

基2×2FFT的地址映射算法

FFT处理器是根据 FFT运算特点来进行设计的 ,可以充分提高处理效率 ,达到平均每周期完成一个蝶式运算的处理能力 .在这类芯片中 ,需要并行无冲突的数据访问部件来提供蝶式运算所需的多个操作数 .文中对已有的一些算法进行了比较 ,并提出基 2× 2 FFT的并行数据访问算法 ,通过使用 4个存储体 ,它可以同时完成所需的 4个数据的读取或写入操作 .该算法易于用硬件实现 ,其操作数访问地址的产生速度快于已有的算法 .     

基于FPGA硬件实现的谐波检测方法

针对现有系统对谐波检测实时性差和精度低的问题,介绍一种基于傅立叶变换和FPGA硬件实现的谐波检测方法.分析了谐波检测中影响测量精度的关键因素,采用数字锁相环来同步被测信号,以减小由非同步采样所产生的误差.基-4FFT 处理器的硬件设计采用全并行的乘法运算单元结构和并行的存储分配方法,最大限度地提高谐波检测的速度.数字锁相环和基-4 FFT 算法用VHDL语言设计实现,并用MAX plus Ⅱ软件进行仿真,仿真结果表明,所设计的数字锁相环可以很好地跟踪被测信号,在180ms时,误差仅为0.01Hz,很好地消除了非同步采样所引起的测量误差;采用所设计的基-4FFT运算器对给定的谐波数据进行运算,得到的谐波幅值和相位误差小于0.05%,运算时间仅为8μs.     

FFT处理器无冲突地址生成方法

本文提出了一种新的无冲突地址生成方法，使蝶式运算单元在一个周期内能够同时读取两个操作数。由于取消了地址奇偶判别电路，简化了存储体控制逻辑，同 时也加快了输入／输出地址生成，该方法还同样适用于基－４ＦＦＴ处理器。     

一种基于二叉胖树模型的并行FFT算法

二叉胖树网络结构是一种易于实现蝶式计算的网络拓扑结构,基于这一特点,首先构造了一种二叉胖树的逻辑模型,并提出了一种基于该模型的并行快速傅立叶变换算法。该算法使得进程间有良好的负载平衡,相对于串行算法来说,大大降低了时间复杂度。在集群系统和MPI环境下,给出了该算法的实现及实验数据分析。     

基于双CPU的继电保护测试仪设计

设计一种基于快速傅里叶变换(FFT)算法的继电保护测试仪。该系统采用双CPU的结构,上位机为MCU,主要用于人机界面和参数的输入,下位机为DSP,主要用于FFT算法的运算。在双CPU系统中,上下位机的通信采用并行通信中的共享内存原理。通过应用消息控制机制,上下位机能有效减少通信中的中断次数,提高测试的实时性。     

FFT处理器地址快速生成方法

本文提出了ＦＦＴ处理器中的操作数地址与旋转因子地址的快速生成方法，使地址能够在一个周期内生成，本文还引入了地址偏移量的概念，提出了一种新的可变长ＦＦＴ处理器的地址快速生成方法。     

基于CUDA的矩阵乘法和FFT性能测试

针对NVIDIA公司的CUDA技术用Geforce8800GT在Visual Studi02008环境下进行测试,从程序运行时间比较判断CUBLAS库、CUDA内核程序、CUDA驱动API、C循环程序与Intel MKL库以及FFTW库与CUFFT库运行响应的差异。测试结果表明,在大规模矩阵乘法和快速傅里叶变换的应用方面,相对于CPU,利用GPU运算性能可提高25倍以上。     

高动态范围图像梯度压缩算法

高动态范围（HDR）图像是一种可以表示实际场景中亮度大范围变化的图像类型,图像中的像素值正比于场景中对应点的实际亮度值,因此,可以更好地表示场景中亮区和暗区的光学特性。为了在常规显示硬件上显示HDR图像,采用梯度压缩算法,在亮度图像梯度域上对大梯度进行衰减,压缩图像亮度的动态范围。实验结果表明,该算法能对HDR图像进行较高视觉质量的显示。     

基于快速傅里叶变换的正弦信号频率高精度估计算法

为了进一步提高加性高斯白噪声背景中正弦信号的频率估计精度,提出了一种新的基于插值快速傅里叶变换(FFT)的正弦信号频率估计算法.首先,对N点正弦采样序列进行等长度时域补零延长,再进行 2N 点FFT; 然后, 搜索幅度最大离散谱线位置得到频率粗估计值; 最后, 采用幅度最大谱线以及原信号的离散时间傅里叶变换(DTFT)在幅度最大谱线左右两侧的两点抽样值进行精估计.仿真结果表明,当信号实际频率位于FFT两条离散谱线之间任意位置时,所提算法的频率估计均方根误差均接近克拉美罗下限,具有较好的一致性,估计精度高于Candan算法、Fang算法、三谱线合理结合(RCTSL)算法和Aboutanios算法, 且信噪比阈值较低,估计性能优于现有频率估计算法.