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分析了相位检波技术测试相位噪声的工作原理和锁相环在电路中的工作机理,给出了锁相环对相位噪声测试影响的转移函数,通过对环路修正前和修正后的实际测试曲线的比较,很容易看出环路噪声压缩的影响。明确了在实际测试中,必须对锁相环带宽内的相位噪声曲线进行修正。通过分析可以看出,用相位检波器方法使相位噪声测试由测信号相位起伏变成测电压起伏,用锁相技术使压控参考源与被测源同频,并可有效地对锁相带宽内噪声抑制进行修正,改进了相位噪声测试的方法。 相似文献
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锁相环频率合成器相位噪声分析 总被引:3,自引:0,他引:3
频率合成器的相位噪声直接影响动目标雷达的改善因子。本文着重对锁相环频率合成器的相位噪声进行了较全面的分析,并对其中各组成部件的相位噪声也做了分析,分析的结果与实际测量结果基本吻合。文中最后提出了改善PLL频率合成器相位噪声的办法。 相似文献
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用0.25μm标准CMOS工艺实现了单次变频数字有线电视调谐器中的频率合成器.它集成了频率合成器中除LC调谐网络和有源滤波器外的其他模块.采用I2C控制三个波段的VCO相互切换,片内自动幅度控制电路和用于提升调谐电压的片外三阶有源滤波器,实现VCO的宽范围稳定输出.改进逻辑结构的双模16/17预分频器提高了电路工作速度.基于环路的行为级模型,对环路参数设计及环路性能评估进行了深入的讨论.流片测试结果表明,该频率合成器的锁定范围为75~830MHz,全波段内在偏离中心频率10kHz处的相位噪声可以达到-90.46dBc/Hz,100kHz处的相位噪声为-115dBc/Hz,参考频率附近杂散小于-90dBc. 相似文献
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低相位噪声微波锁相频率源设计 总被引:1,自引:0,他引:1
薛华 《信息技术与信息化》2006,(6):105-107
介绍了一种用单片机控制的微波锁相频率源的设计思想、设计方法以及实验测试结果。在对锁相技术(PLL)研究的基础上,从理论上提出了锁相源对参考晶振的指标要求,分析了单片机对输出信号频谱纯度的影响,总结设计中需要注意的几个问题,并提出相应的解决方案,使锁相频率源的性能指标达到最佳状态。 相似文献
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本文提出了一种低电压应用的低功耗、低相位噪声锁相环(PLL)。其中压控振荡器(VCO)的工作电压为0.5V,其他模块的工作电压为0.8V。为了适应极低电压下的应用,文中振荡器采用了纯NMOS差分拓扑结构,鉴频鉴相器(PFD)采用改进的预充电结构,而电荷泵(CP)采用新型负反馈结构。预分频电路采用扩展的单相时钟逻辑电路构成,它可以工作在较高的频率下,节省了芯片面积和功耗。此外还采用了去除尾电流源等设计方法来降低相位噪声。采用SMIC 0.13μm RF CMOS工艺,在0.8V电源电压下,测得在整个锁定范围内,最差相位噪声为-112.4dBc/Hz@1MHz,其输出频率范围为3.166~3.383GHz。改进的PFD和新型CP功耗仅为0.39mW,占据的芯片面积仅100μm×100μm。芯片总面积为0.63mm2,在0.8V电源电压下功耗仅为6.54mW 。 相似文献
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数字锁相环频率源相位噪声分析 总被引:2,自引:0,他引:2
首先对频率源相位噪声的原理及其表征进行了简要的阐述,然后从数字锁相环频率源的分析模型出发,对其相位噪声谱密度进行了推导,同时分析了影响相位噪声的各项主要因素.最后提出了提高数字锁相环频率源相位噪声性能的一些方法。 相似文献
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压控振荡器(VC0)作为PLL系统中的关键模块,其相位噪声对PLL相位噪声和抖动产生决定性影响.在对PLl系统噪声及VCO相位噪声分析的基础上,基于CSMC 0.5μm CMOS工艺,设计了一款低相位噪声两级差分环形VCO.Spectre RF仿真结果表明,VCO频率调谐范围为524 MHz~1.1 GHZ,增益最大值Kvco为-636.7 MHz/V,900 MHz下VCO相位噪声为-116.2dBc/Hz@1 MHz,功耗为21.2 mW.系统仿真结果表明,VCO相位噪声对PLL抖动的贡献小于1 ps. 相似文献
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数字锁相环相位噪声影响因素分析 总被引:1,自引:0,他引:1
数字锁相环作为广泛应用的一种频率合成技术,相位噪声是其关键的技术指标。介绍数字锁相环的关键组成部分,从数字锁相环的相位噪声分析模型出发,阐述各组成部分对相位噪声产生的影响,并分析各部分关键指标的选型依据,然后利用仿真软件搭建仿真模型验证分析结果。为数字锁相环的设计,提高相位噪声性能提供了参考依据。 相似文献
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文章针对给定相位噪声为高斯分布和多高斯分布的情况,从相位噪声角度提出了选择锁相环IP(Intellectual Property)核的判据,理论计算结果通过了相位噪声软件仿真环境的验证,为深亚微米芯片设计理论的提升和完善做了有益的尝试。 相似文献
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介绍了一种高速宽带锁相环的架构设计和基本原理。设计了双压控振荡器结构,使得锁相环输出时钟信号的频率范围达到6.0~12.5 GHz。基于锁相环的线性模型,从理论上分析了各单元电路的相位噪声对总体输出相位噪声的影响。基于65 nm CMOS工艺,根据各单元电路相位噪声的典型数据,对锁相环的输出相位噪声和等效时钟抖动等参数进行了仿真。结果表明,电荷泵、输入参考时钟、分频器、压控振荡器对整体输出噪声的贡献分别为35.8%、30.3%、18.3%、14.6%,环路滤波器对相位噪声贡献很小。锁相环的整体仿真结果显示,在各种工艺角下,锁相环的输出时钟信号频率均可达到12.5 GHz,高频输出相位噪声带来的时钟抖动均小于1 ps。 相似文献
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介绍了相位噪声指标在数字电视中的重要性,分析了QAM调制器中相位噪声的来源,并以BARCO公司的QAM调制器为例,提出了通过选择高性能、低相位噪声的压控振荡器、频率合成器,设计滤波特性好、带宽合适的环路滤波器来实现低相位噪声数字电视QAM调制器的方法. 相似文献