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基于SMIC 0.13 μm CMOS工艺,设计了一种锁定频率范围为0.25~1.25 GHz的低杂散锁相环频率合成器。该电路采用一种改进的高精度电荷泵,以减小电荷共享、电流失配等非理想效应,降低了相位误差,减少了输出信号的参考杂散;采用压控电阻器作为延迟单元,设计了一种输出频率广、相位噪声低的压控振荡器。Spectre仿真显示,输出电平在0.3~1.1 V范围时,电荷泵的充放电电流失配仅为0.2 %,锁相环锁定后的杂散小于-90 dBm,满足了低杂散的设计要求。 相似文献
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采用高匹配电荷泵电路和高精度自动频率校准(AFC)电路,设计了一种低功耗低参考杂散电荷泵锁相环。锁相环包括D触发鉴频鉴相器、5 bit数字可编程调频LC压控振荡器(VCO)、16~400可编程分频器和AFC模块。采用高匹配电荷泵,通过增大电流镜输出阻抗的方法,减少电荷泵充放电失配。同时,AFC电路采用频段预选快速搜索方法,实现了低压控增益LC VCO精确频带锁定,扩展了振荡频率范围,且保持了较低的锁相环输出参考杂散。锁相环基于40 nm CMOS工艺设计,电源电压为1.1 V。仿真结果表明,电压匹配范围为0.19~0.88 V,振荡频率范围为5.9~6.4 GHz,功率小于6.5 mW@6 GHz,最大电流失配小于0.2%@75μA;当输出信号频率为6 GHz时,输出相位噪声为-113.3 dBc/Hz@1 MHz,参考杂散为-62.3 dBc。 相似文献
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锁相环电荷泵稳定性研究 总被引:1,自引:0,他引:1
建立了锁相环中电荷泵模型,对比无补偿和Cr补偿下电路的稳定裕度,提出了一种新的改善电荷泵稳定性的RcCc补偿方法,应用这种方法设计了一款高摆幅、低电流失配的电荷泵.电路采用HJTC 0.18 μm CMOS工艺实现,应用于3.5 GHz的锁相环频率综合器,电源电压1.8 V,输出电流100μ,输出电压0.4~1.4 V时,后仿的电流失配在1%以下,相位裕度达74°,版图面积130μm×80μm. 相似文献
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介绍了一种高速宽带锁相环的架构设计和基本原理。设计了双压控振荡器结构,使得锁相环输出时钟信号的频率范围达到6.0~12.5 GHz。基于锁相环的线性模型,从理论上分析了各单元电路的相位噪声对总体输出相位噪声的影响。基于65 nm CMOS工艺,根据各单元电路相位噪声的典型数据,对锁相环的输出相位噪声和等效时钟抖动等参数进行了仿真。结果表明,电荷泵、输入参考时钟、分频器、压控振荡器对整体输出噪声的贡献分别为35.8%、30.3%、18.3%、14.6%,环路滤波器对相位噪声贡献很小。锁相环的整体仿真结果显示,在各种工艺角下,锁相环的输出时钟信号频率均可达到12.5 GHz,高频输出相位噪声带来的时钟抖动均小于1 ps。 相似文献
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设计了一种用于GPS接收机中采用CMOS工艺实现的1.57GHz锁相环.其中,预分频器采用高速钟控锁存器(LATCH)的结构,工作频率超过2GHz.VCO中采用LC谐振回路,具有4段连续的调节范围,输出频率范围可以达到中心频率的20%.电荷泵采用一种改进型宽摆幅自校准电路,可以进一步降低环路噪声.锁相环采用0.25μmRFCOMS工艺实现.测量表明VCO输出在偏移中心频率1MHz处的相位噪声为-110dBc/Hz,锁相环输出在偏移中心频率10kHz处的相位噪声小于-90dBc/Hz.供电电压为2.5V时,功耗小于15mW. 相似文献
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设计了一种用于CMOS图像传感器时钟产生的电荷泵锁相环(CPPLL)电路.基于0.18μm CMOS工艺,系统采用常规鉴频鉴相器、电流型电荷泵、二阶无源阻抗型低通滤波器、差分环形压控振荡器以及真单相时钟结构分频器与CMOS图像传感器片内集成.系统电路结构简洁实用、功耗低,满足CMOS图像传感器对锁相环低功耗、低噪声、输出频率高及稳定的要求.在输入参考频率为5 MHz时,压控振荡器(VOC)输出频率范围为40~217 MHz,系统锁定频率为160MHz,锁定时间为16.6μs,功耗为2.5 mW,环路带宽为567 kHz,相位裕度为57°,相位噪声为一105 dBc/Hz@1 MHz. 相似文献
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采用动态鉴频鉴相器、基于常数跨导轨到轨运算放大器的电荷泵、差分型环形压控振荡器,设计了一种低抖动的电荷泵锁相环。基于SMIC 0.18-μm CMOS工艺,利用Cadence软件完成了电路的设计与仿真。结果表明,动态的鉴频鉴相器,有效消除了死区。新型的电荷泵结构,在输出电压为0.5 V~1.5 V时将电流失配减小到了2%以下。压控振荡器在频率为1 MHz时输出的相位噪声为-94.87 dB在1 MHz,调谐范围为0.8 GHz~1.8 GHz。锁相环锁定后输出电压波动为2.45 mV,输出时钟的峰峰值抖动为12.5 ps。 相似文献
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采用HHGrace 180 nm CMOS工艺实现了一款低噪声全差分电荷泵型锁相环,可为物理层芯片提供精确且稳定的时钟信号。鉴频鉴相器和分频器采用电流模逻辑电路构成基本单元,提高了锁相环的工作速度;设计了一种改进型差分电荷泵,引入共模反馈使电荷泵输出电压的静态工作点更加稳定,提高了锁相环的相位噪声性能。测试结果表明,该锁相环功耗小于24 mW,芯片面积为510μm×620μm,锁定时间小于2.5μs,相位噪声为-108 dBc/Hz@100 kHz、-113 dBc/Hz@1 MHz。 相似文献
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通过改进鉴频鉴相器(PFD)的电路结构,增加一个控制模块自适应调整电荷泵的充放电电流大小,设计了一种可快速锁定的宽频带电荷泵锁相环电路.当鉴频鉴相器输出的相位误差值大于控制模块中的延迟时间τ时,打开控制开关增加电荷泵的电流,从而增加环路带宽,减少环路滤波器的电阻值,实现快速锁定,环路稳定性不变.当环路接近锁定时,调整带宽到预设的优化值,保证了系统性能的最优化.基于SMIC 40nm CMOS工艺,完成电路设计与仿真.结果表明:在电源电压为2.5V时,该锁相环可实现输出频率范围为698~960 MHz,1 700~2 200MHz,2 300~2 700MHz,覆盖GSM,TD-SCDMA,WCDMA,TD-LTE四个通讯标准的工作频段,锁定时间小于12μs. 相似文献
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新型低压、高速CMOS电荷泵电路 总被引:2,自引:1,他引:1
针对电荷泵传统电路中存在的电荷注入、时钟馈通、电荷分享等现象、问题,提出了相应的解决措施,并且提出了一种新型的电荷泵电路。电路按0.18μCMOS工艺设计,Spectre仿真,可以工作在1V电源电压下,频率达到1GHz,输出电压范围为100~980mV,功耗130μW,输出波形连贯无跳跃。该电荷泵具有结构简单、低压低功耗的特性,适合高速锁相环电路的使用。 相似文献
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本文设计了基于电荷泵架构锁相环电路的两个关键模块—鉴频鉴相器和改进型电流引导电荷泵。基于对扩展鉴相范围和消除死区方法的研究,鉴频鉴相器的性能得以优化。同时,为了保证电荷泵在一个宽输出电压范围内获得良好的电流匹配和较小的电流变化,许多额外的子电路被应用在电路设计中来改进电荷泵的架构。电路采用了标准90 nm CMOS 工艺设计实现并进行测试。鉴频鉴相器鉴相范围的测试结果为-354~354度,改进型电荷泵在0.2~1.1 V的输出电压范围内的电流失配比小于1.1%,泵电流变化小于4%。电路在1.2 V供电电压下的动态功耗为1.3mW。 相似文献
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5Gb/s 0.25μm CMOS限幅放大器 总被引:3,自引:3,他引:0
给出了一个90 0 MHz CMOS锁相环/频率综合器的设计,设计中采用了电流可变电荷泵及具有初始化电路的环路滤波器.电荷泵电流对温度与电源电压变化的影响不敏感,同时电流的大小可通过外部控制信号进行切换控制而改变.因此,锁相环的特性,诸如环路带宽等,也可通过电流的改变而改变.采用具有初始化电路的环路滤波器可提高锁相环的启动速度.另外采用了多模频率除法器以实现频率合成的功能.该电路采用0 .18μm、1.8V、1P6 M标准数字CMOS工艺实现. 相似文献