一种25 Gbit/s CMOS自适应判决反馈均衡器

基于65 nm CMOS工艺,设计了一种25 Gbit/s带有一个无限冲激响应抽头的自适应判决反馈均衡器。该均衡器中关键路径采用堆叠式选择器和锁存器组成的半速率预测式结构,以减小环路反馈延时。自适应模块采用改进的最小均方算法,以改善抽头系数的收敛性。输出缓冲采用改进的fT倍增结构,以提升带宽并具有预加重功能。仿真结果表明,当信号速率为25 Gbit/s时,该均衡器能够自适应地实现最高20 dB衰减量的补偿,输出抖动小于10 ps。1.2 V电源供电时,整体电路在不同工艺角下的平均功耗约为120.5 mW。     

BWA系统中判决反馈均衡器的ASIC实现

随着集成电路日新月异的发展,体积和功耗以及实时性要求已经成为衡量集成电路好坏的重要指标.为了克服采用多片通用集成电路实现时,体积和功耗比较大,以及采用DSP实现时不能很好满足实时性的要求,本文针对无线宽带高速数据通信对实时性要求比较高的特点,采用SoC设计的方法,对BWA系统中判决反馈均衡器进行了ASIC实现.通过采用ASIC的实现方法,以及自顶向下的模块设计方法,很好地满足了下一代无线通信判决反馈均衡器对实时性要求,同时也满足了功耗和性能的要求.     

应用于10 Gbit/s光通信及背板传输的自适应均衡器设计

描述了一种既可用于背板传输也可用于光纤通信的高速串行收发器前端均衡器的设计。为适应光信号在传播中的色散效应,使用前馈均衡器(FFE)加判决反馈均衡器(DFE)的组合,取代了背板通信中常用的连续时间线性均衡器(CTLE)和DFE的组合。设计使用3 pre-tap、3 post-tap和1个main tap的抽头组合方式,兼顾pre-cursor和post-cursor的信号失真,有效补偿范围为15 dB。补偿系数采用完全自适应算法调整,对FFE采用模拟MSE算法调整,DFE引擎采用1/16速率数字sign-sign最小均方差(LMS)算法实现。芯片使用UMC 28 nm工艺流片,输入信号频率为10 Gbit/s。     

运用误差反馈的判决反馈均衡器的性能分析

判决反馈均衡器（Decision Feedback Equalizer，DFE）能补偿具有严重符号间干扰（Inter Symbol Interference，ISI）的信道，且不存在线性均衡器增强噪声的影响。而在其基础上改进的运用误差反馈的DFE，可利用误差反馈滤波器来减少传统DFE中存在的误差信号的相关性，同时其硬件实现的复杂度没有明显提高。理论分析和仿真表明，这种方法比传统的DFE更有效，特别是针对信道有严重符号间干扰的情况。     

判决反馈均衡器结构及LMS算法研究

数字通信系统中多径衰落的无线信道环境通常会使接收信号受到严重的码间干扰。自适应均衡可以校正信道产生的畸变。文中介绍了基于LMS算法的自适应均衡器的原理和结构,在给定的信道模型下利用MAT- LAB工具对其收敛速度和精度进行仿真,结果表明在无线通信中,判决反馈均衡器比线性均衡器有更好的效果。     

数字微波自适应判决反馈均衡器

本文在分析判决反馈均衡器(DEF)和分数间隔均衡器(FSE)的基础上,提出了一种新型实用的判决反馈均衡器方案,设计出了实用的DFE硬件电路并给出了实验结果。     

基于DD-LLMS算法的盲自适应判决反馈均衡器

本文把用于自适应线性滤波器的LLMS算法推广到盲判决反馈均衡器,并应用于短波信道的盲均衡。仿真结果表明这种DD—LLMS盲判决反馈均衡算法具有很好的稳定性、较快的收敛速度和较好的跟踪性能。     

采用自适应连续时间线性均衡器和判决反馈均衡器算法的一种16 Gbit/s 并转串/串转并接口

该文在体硅CMOS工艺下设计了一种16 Gbit/s并转串/串转并接口(SerDes)芯片,该SerDes由4个通道(lanes)和2个锁相环(PLLs)组成。在接收器模拟前端(AFE)采用负阻抗结构连续时间线性均衡器(CTLE),得到22.9 dB高频增益,利用5-tap判决反馈均衡器(DFE)进一步对信号码间干扰(ISI)做补偿,其中tap1做展开预计算处理,得到充足的时序约束条件。采用最小均方根(LMS)算法自适应控制CTLE和DFE的补偿系数来对抗工艺、电源和温度波动带来的影响。测试结果表明,芯片工作在16 Gbit/s时,总功耗为615 mW。发射器输出信号眼高为143 mV,眼宽43.8 ps(0.7UI),接收器抖动容忍指标在各频点均满足PCIe4.0协议要求,工作温度覆盖–55°C～125°C,电源电压覆盖0.9 V±10%,误码率小于1E-12。     

一种基于FPGA的判决反馈均衡器

论述了一种基于现场可编程门阵列( FPGA)的判决反馈均衡器的设计.首先介绍了判决反馈均衡器的原理,然后给出了Simulink仿真的电路和仿真结果,介绍了用分布式算法(DA)来实现滤波器的原理和各模块原理,最后给出Modelsim仿真结果.     

用判决反馈均衡器实现判决导引代价函数的盲均衡算法

用判决反馈均衡器实现判决导引代价函数的盲均衡算法ＴｈｅＢｌｉｎｄＥｑｕａｌｉｚａｔｉｏｎｏｆＤｅｃｉｓｉｏｎ－ＤｉｒｅｃｔｅｄＣｏｓｔＦｕｎｃｔｉｏｎｂｙＤｅｃｉｓｉｏｎＦｅｅｄｂａｃｋＥｑｕａｌｉｚｅｒ￥ＹａｎｇＣｏｎｇｈｕｉ（ＳｈｏｕＧａｎｇＩｎ...     

基于自适应步长LMS算法的判决反馈均衡器研究

本文研究了一种基于自适应步长LMS算法的自适应判决反馈均衡器算法，此算法通过对前向滤波器、后向滤波器和锁相环参数分别进行实时的、自适应步长的调整，在均衡时变多径的同时高精度地锁定接收信号相位，因此适用于相干通信系统。仿真结果表明在相同多径条件下，该方法比基于固定步长LMS算法的判决反馈均衡器输出误码率低1-7倍。     

一个用于背板通信的24Gb/s高速自适应组合均衡器

本文介绍了应用于背板通信系统中均衡器的设计与实现.该均衡器采用连续时间线性均衡器（Continuous Time Linear Equalizer,CTLE）和2抽头判决反馈均衡器（Decision Feedback Equalizer,DFE）的组合结构来消除信道码间干扰中的前标分量和后标分量.在设计中,CTLE采用双路均衡器结构补偿信道不同频率的损耗,减小了电路的面积和功耗;DFE采用半速率预处理结构来缓解传统DFE结构中关键反馈路径的时序限制,并采用模拟最小均方（Least Mean Square,LMS）算法电路控制DFE系数的自适应.电路采用IBM 0.13μm BiCMOS工艺设计并实现,测试结果表明对于经过18英寸背板后眼图完全闭合的24Gb/s的信号,均衡后的眼图水平张开度达到了0.81UI.整个均衡器芯片包括焊盘在内的芯片面积为0.78×0.8mm²,在3.3V的电源电压下,功耗为624mW.     

40 Gb/s CSRZ码系统下的自适应PMD补偿实验

在采用了新型光纤的40Gb／s系统中，通常只有很小的一阶偏振模色散（PMD）。本文在40Gb/s的国家自然科学基金网（NSFCNET）上，搭建了由电控偏振控制器（PC）、保偏光纤（PMF）、信号光偏振度（DOP）检测单元以及反馈控制单元组成的PMD补偿模块，具有结构简单、反应灵敏的特点，可以对小于20ps的一阶PMD进行自适应的补偿，平均搜索时间为2ms。     

一种40 Gbit/s光纤通信系统中的动态色度色散补偿技术

提出了一种用于40 Gbit/s单信道光纤通信系统的动态色度色散(CD)补偿方法.该方法通过检测线路中的色散值,以此作为反馈信号控制动态可调节色散补偿器(TCDC)实现系统的动态CD补偿.TCDC主要由2×2光开关、色散补偿光纤(DCF)和掺铒光纤放大器(EDFA)组成.设计中,增加光开关的数量可以提高色散补偿器件的补偿范围和精度;通过探测传输光信号某一频率(12 GHz)周围窄带范围内的电功率值可实现线路中CD的即时检测.系统的理论补偿量最大可达124 ps/nm.     

A Multiple Input-Multiple Output (MIMO) Adaptive Decision Feedback Equalizer (DFE) with Cancellation for Wideband Space-Time Communications

A new receiver structure able to deliver high data rates in a multiple input-multiple output (MIMO) frequency selective wireless environment is proposed and investigated in this paper. The optimal solution for the finite-length MIMO decision feedback equalizer (DFE) with cancellation is derived and used to illustrate the potential of this architecture for space-time communications. LMS and RLS adaptive algorithms are also presented for the MIMO architecture. The convergence and performance of these adaptive algorithms is analyzed through simulation results. The proposed adaptive solutions do not require channel identification, are less computationally intensive than their optimal solution counterpart, and allow the proposed MIMO receiver to seamlessly adapt to channel changes.     

An Efficient VLSI Architecture for Computing Decision Feedback Equalizer Coefficients from the Channel State Information

A novel algorithm and architecture for computing the optimal decision feedback equalizer (DFE) coefficients from a channel state information (CSI) estimate is present. The proposed algorithm maps well onto a linear chain of n highly pipelineable CORDIC based processing elements. It is thus well suited for VLSI implementation. Due to the very regular data flow, the number of processing elements may be reduced without sacrificing computational latency by recycling the data through a chain of less than n processing elements.The proposed architecture computes the optimal DFE coefficients of a twelve tap symbol spaced DFE suitable for HIPERLAN I in 2.7 s and requires only 0.7 mm² area on a 0.35 m CMOS process, assuming a clock frequency of 100 MHz.     

10 Gbit/s的光纤通信系统中一阶偏振模色散自动补偿技术的研究

分析并通过实验验证了光纤通信系统中偏振模色散引起的脉冲展宽对接收信号频谱的影响 ,在此基础上提出了一种偏振模色散的补偿技术。在 10Gbit/s的传输线路中实现了一阶偏振模色散 (PMD)的自动补偿。