DSP的DMA通道在高速图像处理系统中的应用

以高速数字信号处理器ADSP21060和复杂可编程逻辑器件ACEX EP1K100构成的高速数字图像信号处理器为例,简要介绍了主机ACEX EP1K100与ADSP 21060的直接存储器访问(DMA)。调试结果表明，文中提出的设计方法可以让处理器内核从繁重的图像数据搬移工作中解脱出来，让数字信号处理器专心从事图像处理算法工作，显著地提高了系统的并行处理性能。     

嵌入式机器视觉系统中ARM与DSP的数据通信方法

为了在嵌入式机器视觉系统中实现ARM处理器S3C2440与DSP处理器TMS320C5402之间的实时数据通信,设计出一种基于主机接口HPI的数据通信方法.阐述了嵌入式机器视觉系统的总体方案,设计了协处理器DSP的HPI接口与ARM主机之间连接的硬件电路,详细描述并分析了HPI的工作原理和各寄存器的作用,给出基于Linux操作系统的驱动程序.实际应用表明,该方法完全能够实现ARM主机实时地读/写DSP处理器内各存储单元的数据,速度可达10 MB/s,满足了嵌入式机器视觉系统的实时性要求.     

润光泰力推出单板级SDH芯片组方案

润光泰力推出 STM- 1级别 SDH芯片组 ,适合用于构建双 15 5 Mb光口的 ADM(add/ drop multiplexer)设备。产品成员包括 ADM复用处理器 RC786 0、网元时钟处理器 RC782 0、公务开销处理器 RC785 1F和 2 1路 E1映射器 RC7870 F四款芯片。E1映射 /解映射 ASIC芯片 RC7870将于晚些时候推出。该 SDH芯片组的主要优势体现在三个方面 :首次在单一硅片上成功地集成了双单元 15 5 M线路复用和 TUPP(指针处理 )以及 TU交叉连接功能 ;可支持多种定时模式的、高度硬件化的网元时钟完整解决方案 ;具有 6 4K交叉连接能力的 SDH开销处理器…     

JPEG2000中算术编码器的FPGA实现

研究了 JPEG2 0 0 0标准中算术编码器的硬件实现问题 ,提出了一种适合 VLSI实现的结构 ,并在 FPGA上对其进行了仿真验证。该设计使用 Verilog语言在 RTL级描述 ;并以 AlteraFLEX1 0 K1 0 0 - 3为基础 ,在 Maxplus II下完成综合及后仿真。综合得到的器件面积利用率 1 6 % ,最高工作时钟 3 1 .4MHz。分析表明 ,这种结构能够满足 JPEG2 0 0 0系统对 5 1 2× 5 1 2的灰度图像数据进行实时处理的要求     

基于FPGA的K9F2G08U0M Nand FLASH控制器设计

以三星公司的K9F2G08U0M为例，介绍了Nand FLASH芯片K9F2G08U0M的基本结构及工作时序，提出了一种基于状态机思想的FLASH控制器的FPGA实现方案。并在ALTERA CYCLONE系列的EP1C12芯片上实现了其功能。     

基于DA的高性能2-D IDCT处理器设计

为提高2-D IDCT的解码速度,文中设计了一种基于DA的2-D IDCT处理器.该处理器在算法上用1-D IDCT实现2-D IDCT,用Chen算法实现1-D IDCT,用DA实现乘加结构.通过将输入数据分成高6位和低6位两组加快了处理器的速度,通过查找表的共用及将输入数据投影到(-1,1)的编码减少了查找表的数量及大小.通过在Q0上预存四舍五入值省去了四舍五入所需的加法运算.使用Altera的EP2C20F484C7对该处理器进行综合,时钟最高频率可达165.37MHz.     

基于MAX3420的实时数据采集系统设计

针对TMSC3206000数字信号处理器的特点,设计了基于DSP和MAX3420的实时数据采集系统.该系统具有隔离作用,可实现无限长实时数据采集.介绍了系统的软、硬件设计,包括DSP中HPI和MAX3420E中接口电路的实现,以及固件程序和主机应用程序的开发.     

掺镁铌酸钾锂晶体的介电性和热释电性

在 10～ 70 0 K温度范围内 ,研究了掺 Mg的铌酸钾锂 (L i3K2 Nb5 O1 5 )单晶的 c、a片的介电温度特性和低温热释电性质 ,测量了在 5× 10 2 ～ 5× 10 8Hz频率范围内介电常数和频率的依赖关系。结果表明 ,除了在 6 2 3 K附近有一铁电 -顺电相变以外 ,在 80 K左右还存在铁电 -铁电相变 ,其介电弛豫频率在 2 5 0 MHz左右。     

基于FPGA和DSP的图像消旋系统的优化设计

给出了一种FPGA和DSP为主架构的实时视频图像处理平台。其中,以EP20K600EBC652-2X为核心处理器完成了实时图像消旋系统设计。提出一种有效的实时消旋算法。该平台利用旋转算法将原图像反向旋转相应的角度,它将抖动旋转的图像反向旋转相应角度,再用双线性插值方法进行重采样,达到了实时稳像的良好效果。阐述了这一图像消旋的算法原理及其优化设计,介绍了DSP以及FPGA的相关软硬件设计技术。     

基子MAX3420的实时数据采集系统设计

针对TMSC3206000数字信号处理器的特点，设计了基于DSP和MAX3420的实时数据采集系统。该系统具有隔离作用，可实现无限长实时数据采集。介绍了系统的软、硬件设计，包括DSP中HPI和MAX3420E中接口电路的实现。以及固件程序和主机应用程序的开发。     

基于SHARC的多功能雷达模拟器的设计与实现

ADSP21060是AD公司生产的一种高性能的32位浮点DSP芯片,在雷达模拟系统实时性要求高时,可基于ADSP21060来实现雷达模拟器。本文介绍了ADSP21060的性能,给出了雷达模拟器系统实现的系统原理图和硬件框图及软件流程。该雷达模拟器采用PC机和DSP组合的结构,用软硬件相结合的方法,ADSP21060完成实时运算,最终产生满足要求的视频信号。     

红外弱小目标实时检测跟踪系统

根据红外弱小目标检测和跟踪的实时性要求,基于中波红外热像仪、双数字信号处理 器(DSP) 、管理板卡HEPC9,双DSPC6201和双现场可编程阵列( FPGA)搭建了一套实时的红外图像处理系统。同时针对C6201微处理器,成功实现了弱小目标检测与跟踪程序的优化和移植。系统测试表明:该系统实时和有效检测跟踪每秒50帧,每帧320 ×240,每像素14位的低信噪比复杂序列图像。     

System design for pixel-parallel image processing

A system design for performing low-level image processing tasks in real time is presented. The design is based on large processor-per-pixel arrays implemented using integrated circuit technology. Two integrated circuit architectures are summarized: an associative parallel processor and a parallel processor employing DRAM cells. In both architectures, the layout pitch of one-bit-wide logic is matched to the pitch of memory cells to form high-density processing element arrays. The system design features an efficient control path implementation, providing high processing element array utilization without demanding complex controller hardware. Sequences of array instructions are generated by a host computer before processing begins, then stored in a simple controller. Once processing begins, the host computer initiates stored sequences to perform pixel-parallel operations. A programming framework implemented using the C++ programming language supports application development. A prototype system employs associative parallel processor devices, a controller, and the programming framework. Three sample applications, smoothing and segmentation, median filtering, and optical flow, establish the suitability of the system for real-time image processing     

基于CPLD的ADSP21060与SDRAM接口设计

ADSP21060是广泛应用于实时信号处理系统中的数字信号处理器。对于图像信号的处理,数字信号处理系统要求具有大容量的存储器。SDRAM具有高速和大容量的特点,但是ADSP21060其接口与SDRAM不兼容。在ADSP21060的外存储器扩展中,本文基下CPLD设计力法,给出了所实现的ADSP21060与SDRAM之间的接口电路设计。     

用TMS320C50实现“双色红外玫瑰线扫描”亚成像目标识别

目标识别”是设计和研制红外制导武器的关键技术。它的效用直接影响着红外制导武器系统的精度与实时性。本文介绍了采用高速数字信号处理器TMS3 2 0C5 0为亚成像系统的核心硬件 ,并用本系统对”双色红外玫瑰线扫描”的红外亚成像图形进行自适应门限提取、图形分割和求质心等识别处理。通过实验验证了本系统的有效性。     

DSP与PC机串口的高速数据通信的实现

PC16550D是NS公司生产的异步通信芯片,在通信系统的实时性要求较高时,可通过通用异步通信芯片PC16550D来实现系统的高速串行通信,从而增强系统的通信接口控制能力。文中介绍了PC16550D的性能及与通信有关的寄存器,给出了PC16550D在ADSP21060与PC机通信系统中的硬件应用电路ADSP21060初始化PC16550D的软件编程。     

High-speed techniques for estimating t1, t2, and density images

This work presents methods for estimating relaxation times T1 and T2 and proton density using a real time digital video processor. This device performs each mathematical step of the fitting algorithms in one video frame interval (1/30 s). Two-point fits of T1 and T2 may be generated in approximately 15 video frame intervals or about 0.5 s; generation of a T2 image from four acquired images requires about 30 video frame intervals or about 1 s. The hardware is common to many commercial MR scanners and requires no array processor. Such high-speed techniques can expedite the clinical use of computed images and facilitate the implementation of image synthesis.     

A 24-b 50-ns digital image signal processor

A 50-ns digital image signal processor (DISP)-an image/video application-specific VLSI chip-is discussed. This chip integrates 538 K transistors and dissipates 1.4 W at a 40-MHz clock. It is based on a 24-b fixed-point architecture with a five-stage pipeline. The DISP features a real-time processing capability realized by an enhanced parallel architecture, video-oriented data processing functions, and an instruction cycle time that is typically 35 ns, and 50 ns at worst. This 50-ns cycle time allows the DISP to execute mor than 60-million operations per second (MOPS). High-density 1.0-μm CMOS technology allows numerous on-chip features, including specified resources optimized for image processing. This allows a flexible hardware implementation of various algorithms for picture coding. Several circuit design techniques that are intended to attain a fast instruction cycle are reviewed, including distributed instruction decoding and a hierarchical clocking circuit. The LSI has been designed by the extensive use of a cell-based design method. The processor incorporates a sophisticated testing function compatible with a cell-based design environment     

一个基于MVP的实时图象处理平台

本文介绍了一种以ＴＭＳ３２０Ｃ８０为核心的实时图象处理平台,阐述了该系统的硬件和调试软件的设计思想,并结合几个应用实例给出了并行处理的实现方法和处理结果。