数字电视抖动的测量

介绍了数字电视抖动测试常用单位、抖动容限、抖动的测量方法等。     

时钟抖动度量指标和测试方法概述

数字通信系统中,时钟抖动是影响通信质量的因素之一,在系统设计、设备研制、工程验收等各环节抖动指标是必须考虑的.本文介绍了通信中常用的抖动概念、分类、度量指标和测试方法,并对时钟设备抖动指标测试进行了描述.最后对抖动测试的发展方向进行了展望.     

数字电视抖动的测量

本文介绍了数字电视抖动测试常用单位、抖动容限、抖动的测量方法等。     

10Gbit/s速率SDH系统抖动测试中的新问题探讨

本文对10Gbit/s速率SDH系统抖动测试中存在争论的两个问题做了简要分析，明确了抖动转移特性测试的标准，并对抖动测试中在有告警信号抖动输出值是否应随变化的问题进行了探讨，该问题的解释有助于对抖动测试的深入理解。     

安立与CATR共同研究ITU-TRec．O．172的抖动测试仪表溯源问题

安立株式会社与信息产业部电信研究院共同研究ITU—TRec.O.172的抖动测试仪表溯源问题。并建立了依照ITU—T Recommendation.O.172的抖动测试仪表测试系统。建立该抖动仪表测试系统，为STM-64抖动测试仪表能够严密地依照上述ITU—T规格的抖动标准进行校准打下了基础。     

安立株式会社同信息产业部电信研究院共同研究抖动测试

近日．安立株式会社和信息产业部电信研究院（CATR）共同研究ITU—T Rec．O．172的抖动测试仪表溯源问题，在中国国内首次建立了依照ITu—T Rec．O．172的抖动测试仪表测试系统。建立该抖动仪表测试系统，不仅使CATR下属的通信计量中心今后也可以进行抖动枝正．同时也为STM一64抖动测试仪表能够严密地依照上述ITu—T规格的抖动标准进行枝准打下了基础。     

光缆传输系统抖动的测试

阐述了光缆传输系统抖动的测试内容、要求、注意事项，以及如何解决ＳＴＭ—１以上速率抖动的测试问题。     

安捷伦推出新一代测试仪表OmniBER OTN

安捷伦日前宣布推出提供先进的新一代SDH／SONET(NGS)测试功能、可进行精确度和重复性极佳的抖动测试仪表；并且为仪表的抖动测试精度指标提供根据ITU—T O．172规范做出的抖动测试精度图。安捷伦通信性能分析仪光传输网络(OTN)测试产品系列(OmniBER OTN)的这些增强功能把下一代SDH和抖动测试集成到一部仪器中，为芯片设计人员、网络设备制造商(NEM)和服务供应商降低了成本。     

设计数字电视传输系统时应考虑的几个问题

主要阐述了在设计以数字化为基础,网络化为核心的数字电视中心系统时,从电缆的选择、时钟的稳定性。BNC连接件、插线架、终端负载等细节入手,尽可能的减少系统中出现的抖动,并通过电缆长度增强测试、SDI检测场测试、CRC误码测试、抖动、眼图的测量等检测手段,确保设计出高质量的,无误码的数字电视传输系统来。     

使用误码分析仪快速达成波罩测试、抖动与误码分析（下）

在抖动测量领域，不同的产业或技术上有着许多不同的格式。举例来说，电信标准需测试内部抖动频谱(Intrinsic Jitter Spectrum)。抖动容限(Jitter Tolerance)，抖动转移(Jitter Transfer)，而在数量通讯标准上大多测试确定抖动(Deterministic Jitter)与随机抖动(Random Jitter)，近来高速数据通讯的抖动测试更与“Stressed Eye”有着密不可分的关系，因为在高速抖动测量时，复杂的抖动内容可藉由重复测试增加其准确度。不论在电信领域的抖动测试与数据传输上利用误码率于“Stressed Eye”测量，这些误码测量乃是确认待测系统是否能承受接收信号中含有一定量的抖动信号。而数据通讯时域的抖动分析，与上述的方式不同，不需要测量待测物的测误码特性。     

LVDS（低压差分信号）测试技术研究

LVDS信号是一种高速串行总线标准,主要应用在视频信号传输等领域。LVDS器件应用越来越广泛,其测试技术面临越多挑战。文章首先介绍了LVDS信号的特点,从信号完整性方面介绍了LVDS在设计时需要注意的问题,并讨论了LVDS器件测试中涉及到的抖动、眼图、误码率等主要问题。同时介绍了如何将大规模自动测试系统（UltraFL...     

Analysis and Simulation of Jitter Sequences for Testing Serial Data Channels

This paper presents a novel modeling analysis of jitter as applicable to testing of serial data channels. Jitter is analyzed by considering separate and combined components. The primary goal is the generation of a signal containing a known amount of each jitter component. This signal can then be used for testing high speed serial data channels. Initially, jitter components are analyzed and modeled individually. Next, sequences for combining them are modeled, simulated and evaluated. Model simulation using Matlab is utilized to show the unique features of the components when they are combined into different injection sequences for producing the total jitter. Sequence dependency is investigated in depth and the validity of superposition of jitter components for typical values is confirmed. A good agreement between theory and simulation is verified; these results allow test engineers to have an insight into the interactions among jitter components in serial data channels.     

多种高速串行总线的对比研究与分析

针对新一代非嵌入式系统及嵌入式系统对数据通信传输能力需求的进一步提高,高速串行总线技术应时而生,高速串行总线中应用最为广泛的三种为以太网总线、PCIe总线及RapidIO总线。对比分析以太网、PCIe及RapidIO的特点及原理,通过对比其区别为硬件设计时选用合适的高速串行总线提供一定的帮助。     

一种高速并串转换控制电路设计

串行接口常用于高速数据传输,实现多路低速并行数据合成一路高速串行数据.设计了一种高速并串转换控制电路,实现在低频时钟控制下,通过内部锁相环(PLL)实现时钟倍频和数据选通信号,最终形成高速串行数据流,实现每5路全并行数据可按照顺序打包并转换为1路高速串行编码,最后通过一个低电压差分信号(LVDS)接口电路输出.该芯片通过0.18 μmCMOS工艺流片并测试验证,测试结果表明在120 MHz外部时钟频率下,该并串转换控制芯片能够实现输出速度600 Mbit/s的高速串行数据,输出抖动特性约为80 ps,整体功耗约为23 mW.     

Oversampled multi-phase time-domain bit-error rate processing for transmitter testing

High speed serial interfaces (HSSI) are continually pushed toward operating at higher speed to meet the demand for higher bandwidth. As a result, the timing constraints for HSSI devices get tighter. Consequently, HSSI devices experience issues such as timing jitter and bit-errors. This paper investigates techniques to speed up HSSI bit-error rate and jitter testing. The proposed oversampling-based transmitter test scheme accelerates transmitter jitter and eye diagram testing by means of a multi-phase bit-error rate test circuit (BERT). The proposed scheme creates parallel BERT elements working in conjunction that are able to digitize the input signal jitter behavior in a multi-phase manner. The more phases we deploy the faster the test is completed. We accurately extract the transmitter jitter in time domain and finish the whole transmitter test within tens of milliseconds, exceeding the current norm of 100 ms.     

基于FPGA的高速同步串行总线设计

为了实现高速同步串行总线设计,提出了基于FPGA使用硬件描述语言实现同步串行总线通信的方法,同时在工程应用中验证了其高速率和高可靠性的总线传输特性,为提高SRU(场内可更换单元)级之间总线速率提供参考。     

Jitter tolerance calibration for high-speed serial interfaces

A jitter tolerance calibration test bench suitable for high speed serial interfaces (HSSI) using verilog-AMS is proposed in this paper. The jitter tolerance simulation environment can be easily parameterized in order to be compliant to any HSSI standard specification. As an example, the proposed solution is applied for the jitter tolerance simulation and characterization of the most updated M-PHY ver.3 HSSI standard for mobile applications. A comprehensive method for the calculation of the jitter noise frequency ingredients and the calibration of jitter noise sources is also proposed resulting a jitter tolerance mask compliant with the M-PHY ver.3 specifications. Using the proposed implementation the transistor level and behavioral modules co-simulation time could be significantly minimized.     

高度综合总线技术硬件平台设计

为了满足高度综合化机架间和机架内LRM之间大容量数据通信和高速与低速总线之间数据交互通信需求,集成高速总线FC、RapidIO、PCI和低速总线CAN、RS485、LVDS电平同步串行总线以及M-LVDS电平同步串行总线,设计了高度综合的总线技术硬件平台,满足了机架间640 Mbit/s有效数据带宽需求、机架内LRM之...     

高速图像串行总线传输

针对图像测量中高速图像数据传输问题,提出采用串行数据传输方式代替并行数据传输方式,并介绍2种可用于图像传输的高速串行总线传输方式,分析他们各自的特点和工程应用中所需注意的问题。通过实验表明,这2种串行总线传输方式都可以很好地满足图像数据高速、可靠、长距离传输的要求。     

基于高速并行LVDS总线在视频处理系统中的应用研究

在总线的应用分析的基础上,针对高速并行LVDS总线进行了仿真分析。首先建立了高速并行LVDS总线传输模型,对比了总线上各接收位置上信号的时域波形;然后进一步分析了各接收端抖动的变化情况,并深入讨论了造成抖动增大的主要原因和改进总线设计的方法,该结论对高速并行LVDS总线的设计提供了有效的预估和指导。