一种高速BiCMOS采样/保持电路的设计

给出了一种基于BiCMOS OTA的高速采样/保持电路。设计采用0.35μm BiCMOS工艺,利用Cadence Spectre进行仿真。当输入信号为242.1875 MHz正弦波,采样速率为500 MSPS时,该采样/保持电路的SFDR达到59 dB,各项指标均能达到8位精度。在3.3 V电源电压下的功耗为26 mW。该采样/保持电路已应用到高速8位A/D转换器的研制中,取得了很好的效果。     

一种10位80 MS/s低功耗采样保持电路的设计

给出了一种基于开关电容(SC)电路的10位80 MHz采样频率低功耗采样保持电路。它是为一个10位80 MS/s流水线结构A/D转换器的前端采样模块设计的。在TSMC 0.25μmCMOS工艺,2.5 V电源电压下,该电路的采样频率为80 MHz;在奈奎斯特频率采样时,无杂散动态范围(SFDR)为75.4 dB,SNDR为71.8 dB,ENOB为11.6,输入信号范围可达160 MHz(两倍采样频率),此时SFDR仍大于70 dB。该电路功耗为16.8 mW。     

SiGe HBT超宽带低噪声放大器设计

采用ADS软件设计并仿真了一种应用于UWB标准的低噪声放大器。该低噪声放大器基于JAZZ 0.35μmSiGe工艺,工作带宽为3.1～10.6GHz。电路的输入极采用共发射极结构,利用反馈电感来进行输入匹配,第二级采用达林顿结构对信号提供合适的增益。使用ADS2006软件进行设计、优化和仿真。仿真结果显示,在3.1～10.6GHz带宽内,放大器的电源电压在3.3V时,噪声系数低于2.5dB,增益大于24dB,功耗为28mV,输出三阶交调为17dBm。     

一种带低失真采样开关的10位50MS/s采样保持电路

A fully-differential switched-capacitor sample-and-hold （S/H） circuit used in a 10-bit 50-MS/s pipeline analog-to-digital converter （ADC） was designed and fabricated using a 0.35-μm CMOS process. Capacitor flip-around architecture was used in the S/H circuit to lower the power consumption. In addition, a gain-boosted operational transconductance amplifier （OTA） was designed with a DC gain of 94 dB and a unit gain bandwidth of 460 MHz at a phase margin of 63 degree, which matches the S/H circuit. A novel double-side bootstrapped switch was used, improving the precision of the whole circuit. The measured results have shown that the S/H circuit reaches a spurious free dynamic range （SFDR） of 67 dB and a signal-to-noise ratio （SNR） of 62.1 dB for a 2.5 MHz input signal with 50 MS/s sampling rate. The 0.12mm^2 S/H circuit operates from a 3.3 V supply and consumes 13.6 mW.     

一种用于高速ADC的采样保持电路的设计

设计了一个用于流水线模数转换器(pipelined ADC)前端的采样保持电路.该电路采用电容翻转型结构,并设计了一个增益达到100dB,单位增益带宽为1 GHz的全差分增益自举跨导运算放大器(OTA).利用TSMC 0.25μm CMOS工艺,在2.5 V的电源电压下,它可以在4 ns内稳定在最终值的0.05%内.通过仿真优化,该采样保持电路可用于10位,100MS/s的流水线ADC中.     

一种低功耗的13位100MS／s采样保持电路

采用TSMC0．18μm 1P6MCMOS工艺设计了一种高性能低功耗采样保持电路。该电路采用全差分折叠增益自举运算放大器和栅压自举开关实现。在3．3V电源电压下,该电路静态功耗仅为16．6mw。在100MHz采样频率时,输入信号在奈奎斯特频率下该电路能达到91dB的SFDR,其有效精度可以达到13位。     

一种低电压高精度125 MHz采样/保持电路

介绍了一个低电压高精度的高速采样／保持电路。该电路的电源电压为1．8V，在125MHz频率时钟采样时，可达到10位以上的精度；采用栅源电压恒定的栅压自举开关，极大地减小了采样的非线性失真，同时，有效地抑制了输入信号的直流偏移；高性能增益自举的折叠式级联运算放大器减小了有限增益和不完全建立带来的误差。整个电路以0．18μm CMOS工艺库验证，功耗仅为11．2mW。     

一种40 GSa/s超宽带采样保持电路

基于0.7μm的InP双异质结双极晶体管（DHBT）工艺设计了一种超高速宽带采样保持电路。输入缓冲器采用Cherry-Hooper结构有效提升了电路的增益和带宽。时钟缓冲器采用多级Cascode结构提升时钟信号的带宽。芯片面积1.40 mm×0.98 mm,总功耗小于1.1 W。测试结果表明：电路可以在40 GSa/s采样速率下正常工作。电路的-3 dB带宽在采样态为24 GHz,在采样保持态为19 GHz。在采样保持态,当输入4 GHz、-6 dBm信号时,电路的总谐波失真（THD）低于-41.5 dBc,有效位数（ENOB）相当于6.6。时域测试波形在本文也有呈现。     

一种CMOS高速采样/保持放大器

文章分析了采样／保持电路的基本原理，设计了一种CMOS高速采样／保持放大器，采样频率可达到50MHz，并用TSMC的0．35μm标准CMOS工艺库模拟了整体电路和分块电路的性能。     

一种12位2 GS/s BiCMOS采样保持电路

基于130 nm BiCMOS工艺,设计了一种12位高速采样保持电路,对电路的主要性能进行了分析。电路采用差分结构,采样开关是开环交换射极跟随开关。在输入信号范围内,缓冲器的线性度较高。采用Cadence Spectre软件进行仿真。结果表明,当采样率为2 GS/s,模拟输入差分信号为992 MHz频率、0.5V_pp幅度的正弦波时,SFDR达75.11 dB,SNDR达73.82 dB,电路功耗仅为98 mW,满足了12位采样保持的要求。     

一种SiGe D波段高增益低噪声放大器

基于IHP 0.13 μm SiGe BiCMOS工艺,设计了一种工作于D波段的高增益低噪声放大器。该放大器由两级Cascode 结构和一级共发射极结构组成。利用发射极退化电感来同时实现噪声抑制和功率匹配,利用微带线进行输入输出匹配和级间匹配,采用增益提升技术来提高前两级Cascode结构的增益。仿真结果表明,该放大器在中心频率140 GHz处实现了32 dB的增益,在125~148 GHz范围内均达到30 dB以上的增益,在相同频率范围内实现了小于6 dB的噪声系数,直流功耗仅为26 mW,芯片尺寸为610 μm×340 μm。该放大器具有低噪声和高增益的特点。     

应用于TD-LTE的SiGe BiCMOS功率 放大器的设计

针对准第四代无线通信技术TD-LTE中2.570~2.620 GHz频段的应用,设计了一款基于IBM SiGe BiCMOS7WL工艺的射频功率放大器。该功率放大器工作于AB类,采用单端结构,由两级共发射极电路级联构成,带有基极镇流电阻,除两个谐振电感采用片外元件外,其他全部元件均片上集成,芯片面积为(1.004×0.736)mm2。测试结果表明,在3.3 V电源电压下,电路总消耗电流为109 mA,放大器的功率增益为16 dB,输出1 dB增益压缩点为15 dBm。该驱动放大器具有良好的输入匹配,工作稳定。     

12Gbit/s用于光纤传输系统的0.5μm SiGe HBT限幅放大器

文章介绍了一种用IBM公司0．5μm SiGe BiCMOS HBT工艺设计的12Gbit／s用于光纤传输系统的限幅放大器。整个系统包括一个输入缓冲级、三个放大单元、一个用于驱动50传输线的输出缓冲级和一个失调电压补偿回路。采用3．3V单电源供电，功耗只有150mW，小信号增益大干35dB，在40dB的输入动态范围内输出电压幅值可以保持800mVpp恒定。     

一种5位10 GHz SiGe BiCMOS比较器

SiGe BiCMOS提供了性能极其优异的异质结晶体管(HBT),其ft超过70 GHz,β>120,并具有高线性、低噪声等特点,非常适合高频领域的应用。基于SiGe BiCMOS工艺,提出了一种高性能全差分超高速比较器。该电路由宽带宽前置放大器和改进的主从式锁存器组成,采用3.3 V单电压源,比较时钟超过10 GHz,差模信号电压输入量程为0.8 V,输出差模电压0.4 V,输入失调电压约2.5 mV;工作时钟10 GHz时,用于闪烁式A/D转换器可以达到5位的精度。     

一种12位25 MS/s采样保持电路设计

在流水线结构的A／D转换电路中,采样保持电路是整个电路的核心模块。同时采样保持电路通常是整个电路中功耗最大的模块,其性能直接决定了整个A／D转换器的性能。文章介绍了一种12位25MS／s采样保持电路。该采样保持电路采用SMIC0.25μm标准数字CMOS工艺进行设计。基于BSIM3V3Spice模型,采用Hspice对整个电路进行仿真。仿真的结果表明,电路在工作于25MS／s、输入信号频率为2．56MHz时,输出信号的SFDR为75．6dB,而整个电路的功耗仅为10．41mW。     

应用于WCDMA的双频单片SiGe BiCMOS功率放大器

采用0.18μm SiGe BiCMOS工艺设计实现了一款用于3GPP WCDMA 850/2100(band-I/band-V)的双频单芯片功率放大器(PA)。PA采用单端共射级3级级联的结构,具有带模拟开关的片上偏置电路,通过控制偏置电流对两个PA工作状态进行切换。制造的芯片面积为1.82 mm×2.83 mm,片上集成了开关电路、偏置电路和输入匹配、级间匹配电路。在3.3 V电源电压下测试结果表明,对于band-V(CLR)频段,PA的线性输出功率P1 dB为28.6 dBm,5 dBm输入时,功率附加效率PAE,为34%。对于band-I(IMT)频段,PA的P1 dB为26.3 dBm,PAE为31%。     

一种2.4 GHz全集成SiGe BiCMOS功率放大器

针对2.4 GHz 802.11 b/g无线局域网(WLAN)的应用,该文设计了一种单片全集成的射频功率放大器(PA)。由于在自适应偏置电路中采用异质结晶体管(HBT)和电容构成的简单结构提高PA的线性度,因此不增加PA的直流功耗、插损和芯片面积。在基极偏置的DC通路中采用电阻负反馈实现温度稳定功能,有效避免热崩溃的同时不引起射频损耗。采用了GRACE 0.18mSiGe BiCMOS 工艺流片,芯片面积为1.56 mm2,实现了包括所有偏置电路和匹配电路的片上全集成。测试结果表明,在2.4-2.5 GHz工作频段,PA的小信号S21增益达23 dB,输入回波损耗S11小于-15 dB。PA的 1 dB 输出压缩点的线性输出功率为19.6 dBm,功率附加效率为20%,功率增益为22 dB。     

一种新型2.4 GHz SiGe BiCMOS低噪声放大器

基于窄带低噪声放大器理论,设计了一种2.4 GHz,具有低功耗、低噪声和良好匹配性等优点的新型BiFET结构SiGe BiCMOS低噪声放大器。采用TSMC 0.35μm SiGe BiCMOS工艺库,利用SpectreRF软件的仿真结果显示,该电路具有2.27 dB低噪声系数,11.5 dB正向增益;2 V工作电压下,其功耗仅为6.1 mW。研究结果表明,该低噪声放大器在射频蓝牙系统中具有一定的应用前景。