一种快速的连续时间delta-sigma调制器设计方法

提出了一种快速的连续时间delta-sigma调制器设计方法.该方法在设计初期就对性能、功耗和面积进行总体考虑和权衡,减少反复过程,达到快速设计的目的.使用该方法,在较小的功耗和面积的限制下设计了一个用于音频的三阶连续时间电流模式delta-sigma调制器,证明了该方法的正确性和有效性.     

高精度低功耗Sigma-Delta调制器的设计

设计了一种应用于音频和传感领域的高精度低功耗的Sigma-Delta调制器。该调制器采用四阶单环一位的CRFF结构,通过开关电容型全差分电路的使用,减小了偶次谐波、衬底以及电源噪声,以及斩波技术的使用,降低了直流失调和低频噪声,达到了提高精度和降低功耗的目的。本设计采用Global foundries 0.18 μm CMOS工艺,电源电压为1.8 V,过采样率为128,采样时钟频率为5.12 MHz。仿真结果表明,该调制器信噪比达100.2 dB,整个调制器的功耗仅为380 μW。     

过采样Delta—Sigma调制器原理及实现

随着超大规模集成电路(VLSI)技术的发展，基于过采样Delta—Sigma转换技术的ADC得到了飞速发展。本文重点对过采样Delta—Sigma ADC技术中的Delta—Sigma调制器进行了研究，分析了一阶过采样Delta—Sigma调制器的原理和量化噪声，并推广到高阶。根据理论分析，设计了二阶过采样Delta—Sigma调制器电路，给出了与理论分析相同的仿真结果。     

应用于音频芯片的高精度ΣΔ调制器设计

低阶单比特量化ΣΔ调制器简单稳定且特别适用于音频领域的模数转换器。提出了一款应用于音频芯片的二阶单比特量化ΣΔ调制器,利用Simulink对调制器进行建模并确定调制器参数与电路子模块指标。该调制器电路采用CSMC0.35μmCMOS工艺实现,工作的电源电压为5V,采用全差分开关电容技术,功耗为12mW,核心面积为390μm×190μm。在采样频率为12MHz、输入信号频率为20kHz时,调制器精度达到16bit,测试结果验证了设计技术和建模方法。     

高性能连续时间Sigma-Delta调制器系统级设计

介绍了高性能连续时间Sigma-Delta调制器的系统设计和行为级建模的方法,并通过在噪声整形滤波器中加入一对零点改善了调制器带内信噪比.仿真结果显示,该调制器适用于转换精度14位,转换速率7.8Msps的多bit连续时间Sigma-Delta A/D转换器.     

一种16位delta-sigma调制器的设计与实现

文章介绍了一个应用于低频信号测量,3．3V单电源供电,信噪比达到96．7dB的低功耗的开关电容delta-sigma调制器的设计。根据delta—sigma结构理论以及实际应用范围,论证了采用cascade2-1结构3阶delta—sigma调制器的可行性,使得整个三阶结构的稳定输入范围等效于二阶调制器。文章采用自顶向下的设计方法,用simulink对3阶cascade2—1模型进行了系统级仿真,系统仿真加入了白噪声、闪烁噪声等各种低频噪声模型作为约束条件,通过精心调试仿真得到了各模块的指标。采用CSMC0．5μm双多晶三层金属工艺。主要模块包括积分器、比较器,并进行仿真验证,并与预定要求进行比较对照。文章在过采样率为256,采样频率为100kHz情况下对整个调制器电路进行了仿真,与系统仿真进行对照,能够达到16位的精度。整个调制器的静态功耗为1．7mW。     

一种4 阶􀀁􀀂 调制器的系统分析和行为模拟

高阶ΣΔ调制器提供了一种有效的获得高速、高精度ADC的方法。本文分析了一种4阶三级级联ΣΔ调制器，考虑了主要的几种非理想因素，如时钟抖动，热噪声和实际的运放参数，使用MATLAB／SIMULINK对其进行了行为模拟，当过采样率选为24时，采样频率为48MHz，调制器的动态范围为89dB，峰值信噪比为87．3dB。     

应用于温度传感器的Sigma-Delta调制器的设计

本文设计了一个应用于温度传感器的Sigma-Delta调制器。该调制器采用二阶单环一位的结构,通过开关电容型全差分电路的使用,减小了偶次谐波、衬底以及电源噪声,达到了提高精度和降低功耗的目的。本设计采用Global foundries 0.18μm CMOS工艺,电源电压为1.8V,过采样率为256,采样时钟频率为5 kHz。仿真结果表明该调制器信噪比达92.3 dB,整个调制器的功耗仅为1 mW。     

16位数字二阶∑-△调制器的分析与设计

文章阐述了∑-△调制器的基本工作原理,构建了二阶∑-△调制器的基本结构,提出了一种用Verilog HDL语言描述二阶∑-△调制器的实现方法,其中采用了简单的移位方法来描述调制器的四个增益系数,以实现乘法操作,进而减小了芯片的面积。在此基础上,运用MATLAB系统工具建立了二阶∑-△调制器系统的模型,并完成了系统仿真验证。在电路级完成了它的Verilog语言描述,同时运用modelsim仿真工具对电路进行仿真验证,对数据进行FFT分析,最终证明了MATLAB系统模型和Verilog代码的一致性。     

∑-Δ调制器的六阶噪声整形算法

文章介绍了SDMADC的单一环路和MASH两种结构的优缺点。通过对过采样理论和噪声整形原理的分析,来满足设计的要求推导出六阶MASH算法。为了降低过采样率,同时提高调制器的动态范围和信噪比,可以采用增加积分器的个数,考虑合理的级数,采用三级MASH(2-2-2)结构,采用单比特量化,通过增加调制器的阶数,来满足设计的要求。采用MATLAB进行了仿真,提供一种Sigma-Delta ADC在算法设计中的解决方案。     

一种基于SAR量化器的低功耗音频Δ-Σ调制器

基于0.18 μm CMOS工艺,采用离散3阶前馈结构,设计了一种低功耗音频调制器。采用4位SAR量化器,相比于Flash ADC类型的量化器,减少了比较器的个数,降低了量化器的功耗。与传统的利用有源加法器对输入信号和积分器输出进行求和的方式不同,该设计利用SAR量化器实现输入信号的求和,极大地降低了整个调制器的功耗。此外,调制器采用增益提高型低功耗放大器结构,相比于套筒式共源共栅放大器、折叠式共源共栅放大器等传统类型的放大器,节省了功耗。仿真结果表明,在20 kHz信号带宽、1.8 V电源电压下,调制器的SNDR为94.6 dB,SFDR为107 dB,功耗仅为145 μW。     

Digital Modulator with Bandpass Delta-Sigma Modulator

A digital quadrature modulator with a bandpass -modulator is presented that interpolates orthogonal input carriers by 16 and performs a digital quadrature modulation at carrier frequencies f_s/4, –f_s/4 (f_s is the sampling frequency). After quadrature modulation, the signal is converted into an analogue IF signal using a bandpass modulator and a 1-bit D/A converter. The die area of the chip is 5.2 mm² (0.13 m CMOS technology). The total power consumption is 139 mW at 1.5 V with a clock frequency of 700 MHz (D/A converter full-scale output current 11.5 mA).     

一种采用斩波一稳零技术的低功耗Delta—Sigma调制器的设计

采用TSMC0．18μm CMOS混合信号1P6M工艺实现了一种应用于信号检测系统的低功耗Delta--Sigma调制器．该调制器采用单环积分器级联反馈（CIFB）结构降低了电路的复杂度,并采用Chopper-Stabilization技术降低了系统的直流失调和1／f噪声,提高了电路的低频特性．调制器采用1．8V电源电压,整体功耗仅为2mW,版图尺寸1．25×1．3mm^2．仿真结果表明,该调制器在50kHz信号带宽范围内,可以达到92dB的信噪失真比,99．3dB的动态范围和15bits的有效位数,满足传感器信号检测系统的要求．     

Design of a high-speed CMOS multi-bit quantizer for continuous-time Delta-Sigma Modulator applications

Digital front-end receivers realize direct conversion of an analog signal to digital form at intermediate frequencies (IF), simplifying the overall system design and alleviating the problems associated with IF mixers. The trend is to eliminate any RF/analog mixers and digitize the RF signal as near as possible to the antenna. In order to digitize directly the analog input signal, a high dynamic-range and high-speed ADC is needed. Continuous-Time Bandpass Delta-Sigma Modulator can meet these requirements, using high-performance multi-bit quantizers. This article presents the design of a high-speed CMOS Analog-to-Digital Converter (ADC) which can be used as a quantizer in Continuous-Time Delta-Sigma Modulator. It is designed in a 130 nm CMOS technology from STMicroelectronics. The main features of the ADC are 3-bit resolution with 4 GHz sampling rate in a 0.8–2 GHz bandwidth.     

用于电池电量测量的 Delta-Sigma调制器设计

为使模拟－数字信号转换芯片能直接用于各种电池电量测量的系统中而无需另加电压转换芯片,在应用于Delta－Sigma结构的ADC（模数转换器）的调制器设计中,使用0．35μm CMOS的集成电路工艺,采用二阶单环的电路结构,在5V供电的工作电压下可达到的电压测量范围为1．4V至4．2V ,测量精度为12位．因而采用此Del-ta－Sigma调制器的ADC可直接用于多种电池种类的电量测量,且具有制作成本低廉的特点．     

Multi-bit Delta-Sigma Modulator Using a Modified DWA Algorithm

A four pointer data weighted averaging (FPDWA) algorithm is presented to reduce the nonlinearity of the feedback multi-bit digital-to-analog converter (DAC) for delta-sigma modulators. By utilizing the proposed algorithm, the noise power caused by element mismatch can be reduced. A nine-level second-order delta-sigma modulator has been implemented in a double-poly double-metal 0.35 m CMOS process. Experimental results indicate the peak SNDR reaches 86.59 dB within bandwidth of 22 kHz. The maximum input amplitude is –7 dB below the full scale with 10-kHz input frequency, the sampling frequency is 5 MHz, and the OSR is around 113. The power consumption is 6.27 mW for a power supply of 3.3 V.     

基于搜索算法的前传Delta-Sigma调制器优化设计

针对目前移动前传中使用的通用公共无线电接口(CPRI)技术频谱效率不高的问题,文章提出使用Delta-Sigma调制(DSM)技术作为一种新的前传接口.另外,针对高阶稳定Delta-Sigma调制器参数搜寻中计算复杂度过高问题,使用遗传算法对所使用的四阶Delta-Sigma调制器的结构参数进行了搜索优化,并将该优化结...     

A Novel Architecture of Delta-Sigma Modulator Enabling All-Digital Multiband Multistandard RF Transmitters Design

This paper proposes a new architecture of delta-sigma (DS) modulator suitable for RF digital transmitter design. This novel architecture considerably reduces the speed requirements of the digital signal processing block. The novelty lies in the implementation of a specific fully digital up-conversion in combination with a low-pass DS modulator to produce high-frequency digital-like signals, which can be used to drive highly efficient switching-mode power amplifiers. The proposed architecture is suitable for reconfigurable all-digital, multistandard and multiband wireless transmitters. The novel transmitter architecture has been validated using simulation and implemented on a field-programmable gate array development board for two different signals, code division multiple access and orthogonal frequency division multiplex.      

Multibit Delta-Sigma Modulator With Noise-Shaping Dynamic Element Matching

This paper describes a fifth-order multibit low-pass delta-sigma modulator employing a proposed noise-shaping dynamic element matching (NS-DEM) technique to remove DAC nonlinearity error. Unlike most existing DEMs that trade SNR for SFDR, the proposed technique improves both SFDR and SNR. The noise shaping is incorporated in the first integrator of the loop filter without any additional analog circuitry. The fabricated modulator chip achieves 94-dB SFDR and 78-dB DR in 2.2-MHz BW and meets the ${rm ADSL2}+$ specifications.      

基于累加器结构的Delta-Sigma调制器的噪声分析

采用Delta-Sigma结构的调制器可降低锁相环路中小数分频时所产生的量化噪声对系统的影响。通过分析Delta-Sigma工作原理推导其噪声传输函数,得出增加Delta—Sigma调制器的阶数或增加过采用率均能减小量化噪声功率。累加器结构的3阶内插型Delta—Sigma调制器结构简单,可有效降低芯片面积,且内插型结构适合以尽量降低环路噪声为目标的设计。