基于H．264多视点全高清解码器的SoC设计

H．264是联合视频组（JVT）所提出的高度压缩数字视频编解码标准。目前3D技术已经成为未来视频技术的发展趋势,多视点视频是一种有效的3D视频表示方式。此外,HDMI（高清晰度多媒体接口）为家庭影院欣赏3D视频建立了十分重要的基础。本文首先研究了多视点编解码原理及SoC设计方法,接着给出了H．264／AVC解码器的SoC方案,并根据解码算法的特点对软硬模块的划分及架构进行了设计优化。     

H．264硬件解码器的纠错功能实现

H．264视频压缩标准是目前广播、电视及多媒体领域的研究热点。本文主要研究如何提高解码器的适应性。使之能顺利解码加入随机噪音的H．264视频源编码的码流,它的实现包括硬件设计和软件设计两部分。     

基于XSCALE的手持数字电视终端的H．264解码器优化

本文设计了一种综合优化算法,针对XSCALE平台的体系结构进行了内存访问的优化,对解码器的结构缺陷进行了改造,并分析出了几个运算量最大的模块进行汇编优化,使解码播放速度提高了一倍,达到QCIF码流的实时播放。     

可支持MPEG-2和H．264的全高清多解码器

针对数字视频广播的新型全高清视频多解码器MB86H60可以在全高清模式下（1920×1080）对MPEG-2和H．264两种压缩格式进行解码。     

H．264全高清I帧硬件编码器的设计

由于压缩率高和网络适应性好,H.264标准在目前的视频编码领域已成为一大应用热点。但伴随着其优异的压缩性能而来的,是我们不得不面对该标准中巨大的运算量。对于这一问题,本文提出了一种SoC架构下的全高清视频I帧编码的解决方案,经仿真验证后表明,该方案能对60Hz的全高清视频进行实时编码。     

基于SoC技术的新型全高清解码器显示部分的研究与设计

本文主要介绍数字电视高清显示技术,以及逐行显示技术与隔行显示技术的区别。     

使用两套Slice解码器的H．264硬件解码器设计

在H．264协议中,设定Slice的目的是为了限制误码的扩散和传输,应使得编码的Slice相互之间保持独立。而当一幅图像被划分为若干个Slice后,使用两套Slice编码器对图像进行并行的编码可以大大加快编码速度。而与此同时。需要对编出的码流进行实时解码才能够使得编码器发挥重大的作用。将一幅图像按一个宏块行为一个Slice划分的两套Slice硬件解码器设计已完成。根据H．264协议,两套Slice解码器设计的关键环节是两套Slice解码器在Deblocking Filter部分的交互。设计完成的两套Slice解码器已能够对两套Slice编码器传输过来的1080i／1080p视频码流进行实时解码。     

H.264软件解码器的优化

分析了H．264软件解码器的结构，指出了影响速度的瓶颈，并给出了一种优化方案-从程序结构入手，结合MMX^TM技术，对H264软件解码器进行全面的优化。优化后的解码器在P3／800MHz以上的PC机上能够对于CIF格式的H．264序列进行实时解码。     

Symbian平台下基于FFmpeg的H.264解码器的移植

由于无线网络具有数据传输速率低、带宽不稳定、误码率高等缺点,所以如果想在无线网络上传输清晰流畅的视频流数据,必须有先进的视频压缩技术和高效健壮的传输协议的支持。H.264作为首选的视频压缩标准,但在手机视频的实际应用中,还存在诸多手机的播放器本身并不支持H.264编码格式的视频播放。以此为据,阐述了将开源H.264解码器移植到Symbian手机中的实现过程以及需要注意的几个实际问题,对其他手机平台提供了可借鉴的经验。     

基于OMAP平台的H.264解码器实现

给出了一种在OMAP5910平台上进行H.264解码器设计的实现方案。由于OMAP5910是双核处理器,本方案遵循它的编程模式,并结合具体结构进行了优化,最终通过ARM端客户程序负责控制DSP进行解码,并采用DSP端应用程序进行具体的解码处理,同时利用该解码器对图像进行了测试。实验结果表明,该解码器可以符合手持设备的应用需求。     

基于多核可配置DSP实现的H.264解码器

首先介绍了一款具有三核可配置处理器的DSP子系统的架构.3个处理器的结构及运算单元都可单独配置,因此可以更加有针对性、协调地工作.深入研究H.264视频编码标准,制定出解码流程,使DSP子系统中的3个处理器能够以流水线方武解码,从而达到最大的解码速度.     

H.264解码器中一种新颖的去块效应滤波器设计

在此完成了H.264/AVC解码器中高效低功耗的去块效应滤波器设计.该设计采用5阶流水线技术,配合混合边界滤波顺序与打乱次序的存储数据更新机制,解决了数据与结构冒险问题,因此获得了正常流水线操作中的0延迟,使得基于流水线的设计架构得到最大程度的实现,同时提高了系统吞吐量并降低了功耗.该设计在FPGA芯片上验证的工作频率上限大约为200 MHz,吞吐量为滤波单个宏块需要198个时钟周期.使用0.18μmCMOS工艺,Synopsys Co.的DC工具对滤波器模块进行综合,结果为时序收敛,功耗约为2μW.仿真结果显示,可以对QCIF标准的视频(60 f/s)进行实时环路滤波,该环路滤波器可以用于H.264/Avc实时解码器中.     

H.264视频编解码器中去方块滤波的实现

基于块的混合编码是H.261、H.263、H.264、JPEG、MPEG的基本编码方案,然而在量化系数较大的情况下会产生明显的方块效应.对于图像中的平滑区域,我们的方法利用了同一块中原始像素的连续性以及相邻块的相关性等特征来减小跨边界像素点的不连续性.对于边缘区域,采用了一个边缘保留平滑滤波器.实验结果表明,该去方块滤波器在平滑噪声和消去方块效应的同时,能保留图像的主要结构特征,在提高图像主观质量和降低编码视频码率上效果显著。     

基于码头分组的H.264变长解码算法优化

H.264标准在编解码模块定义了一种基于内容的变长编码(CAVLC),对于实时处理来说,若该部分计算量过大,将影响整个系统的处理速度。对H.264熵解码模块进行了研究,在分析了CAVLC码表特征后,利用分组优化查表思想,提出了码头分组的快速变长熵解码方法。结果表明该方法使得H.264解码器在熵解码模块质量没有下降的情况下,速度提高了4倍以上。     

H.264解码在ADDSP-BF533上的实现和优化

首先介绍了H.264解码器结构和解码实现流程;然后重点阐述了H.264解码器在ADDSP-BF533上的实现和优化策略.实验结果表明,H.264解码器的实现方法和优化策略较为有效,能够满足DSP实时解码的需求.     

基于SoC平台设计的H.264/AVC CAVLC解码器

提出了一种基于SoC平台的CAVLC解码器.在尽量减少时钟消耗的前提下,此解码器可以解码每个变换块中变换系数的熵编码码流,并将结果按照块扫描顺序并行输出.通过在XILJNX的ISE6.0 FPGA开发软件下仿真及分析表明,在120MHz时钟时可以满足10 Mb/s码率下H.264标准中Level3.0的性能要求.     

H．264解码器SoC中支持MBAFF的宏块头信息解析模块设计

在H．264解码器中。为了能够完成采用宏块帧／场自适应（MBAFF）方式编码的高清码流解码任务。本文提出了一种支持MBAFF的宏块头信息解析模块硬件设计方案。该方案可完成控制解mb_field—decoding_flag句法元素以及原本非MBAFF下所解句法元素的任务,在典型0．18工艺库的基础上综合。面积占用2921门。频率可达220MHz。     

H．264／AVC技术的应用研究

ITU—T和ISO联合开发的最新视频编码标准H．264／AVC具有压缩效率高、网络适应能力强等特点,对实现高效的媒体通信平台有着重要的工程意义和市场价值。介绍了H．264的技术特点、传输结构和编解码构架。提出了在Windows CE．NET操作系统下实现的一套H．264的实时解码软件系统。