最新高密度可编程逻辑器件上市

美国莱迪思半导体公司(Lattice Semiconductor Corp)最近宣布向市场推出ispLSI 2000系列高密度在系统可编程逻辑器件的最新成员——ispLSI 2064。这种速度高达125MHz的ispLSI 2064与去年推出的154 MHz的ispLSI 2032构成了同行业中速度最高的CPLD器件,所有ispLSI器件都具有莱迪思公司独创的在系统可编程能力(ISP),也即在印刷电路板上对逻辑器件进行编程或改写的能力。     

Lattice推出3.3V的高密度在系统可编程逻辑器件

以研究和制造在系统可编程(In-System Pro-grammable.简作ISP)器件而著称的美国Lattice半导体公司近日宣布推出新型的低电压ispLSI2032LV系列高密度在系统可编程逻辑器件中的第一种产品——ispLSI2032LV。这种新型1000门44脚器件的问世标志着新一代高性能低电压E~2CMOS PLD器件的诞生,它向广大用户提供了迎合技术发展潮流的3.3V器件选择。ispLSI 2000LV系列的其余三种型号分别为:2000门100脚的ispLSI2064LV,4000门128脚的ispLSI2096LV和6000门176脚的ispLSI2128LV。ispLSI2000LV系列是世界上第一种上市的3.3V在系统可编程器件系列。     

Lattice宣布推出高密度在系统可编程逻辑器件ispLSI3192

美国Lattice半导体公司最近宣布推出新型的高密度在系统可编程逻辑器件ispLSI3192。这种8000门的ispLSI3192器件系统速度为100MHz,传输时延为10ns,具有192个输入端和I/O端口,并带有边界扫描测试功能,ispLSI3192与Lattice的ipsLSI1048E一起成为当今市面上仅有的速度为10ns的192宏单元ISP器件。系统设计师们从今以后又增加了一种8000门的在系统可编程PLD器件的选择。     

CMOS2.5 Gb/s时钟恢复电路设计

设计采用0.35μm CMOS工艺来实现一款CMOS2.5 Gb/s时钟恢复电路。由于0.35μm CMOS工艺的限制,采用了预处理电路加锁相环的电路结构。这种电路结构有利于单片集成且工作速度高。预处理器主要有延迟单元、乘法器和窄带滤波电路构成,可以从NRZ数据中得到时钟信号。锁相环采用二阶的模拟锁相环结构,鉴相器采用Gilbert乘法器,环路滤波器采用无源滤波器,VCO采用3级环形振荡器。     

一个采用微功耗CMOS器件的数据终端锁相环

一、概要本锁相环是为某超短波接力机数据终端实现位(比特)同步而研制的.电路的特点是采用了微功耗互补场效应数字集成电路-CMOS器件作鉴相器和压控振荡器。用CMOS器件“3412”与非门组成摸二逻辑作鉴相器,具有线路简单,线性范围宽,对噪声脉冲干扰不敏感等优点。由CMOS器件“8F”反相门组     

基于ispLSI器件的高速16位ISA并行接口的设计

文章介绍了一种 1 6位微机接口电路的设计与实现。该电路用一片在系统可编程器件 (in system programmable)ispLSI1 0 32E实现 ,接口可靠性高 ,数据传输速率达 6Mbit/s。     

Lattice高密度可编程逻辑器件开发工具简介

Lattice公司的GAL器件(通用阵列逻辑)以其可反复编程、结构灵活、高速度和低功耗等特性而闻名全球,被广泛用于各种数字电子系统。近年来,该公司又相继推出了高密度可编程逻辑器件——pLSI(可编程大规模集成)和ispLSI(在系统可编程大规模集成)系列产品。这类芯片将PLD器件的特有性能与FPGA器件的高密度和灵活性结合起来,在运行速度、集成密度、可应用性等方面成为当今最先进的高密度可编程逻辑器件。 为了确保用户能方便、高效、高利用率地开发和应用pLSI和ispLSI系列器件,Lattice公司同时推出了支持pLSI和ispLSI高密度可编程逻辑器件逻辑设计的开发工具软件系统。     

基于0.18μmCMOS工艺的2.5GB/s时钟恢复电路设计

提出了一种双支路无力切换结构信息与通信学院2.5GB/s NRZ码的时钟恢复电路。整个电路由鉴相器、鉴频鉴相器、电荷泵、环路滤波器和压控振荡器组成。基于0.18μm CMOS工艺用Candance Spectre仿真软件对电路进行仿真。仿真结果表明所设计的电路功能正确,其VCO自由振荡频率为2.5GHz,在1.8V电源电压下的功耗为73.8mW,捕获时间为1.2μs,输出时钟的单端峰峰电压为1.8V,相对抖动峰峰值为20ps,频率锁定范围为1.9GHz。     

在系统可编程器件isp1032E在高精度数据采集系统中的应用

isp1032E是Lattice公司生产的一种高密度的可编程大规模集成 (ispLSI)器件。它是一种结合了PLD的易用性、高性能和FPGA的灵活性及高密度的可编程逻辑器件。文中简要介绍了在系统可编程器件isp1032E的结构与功能实现过程 ,并结合它在高精度数据采集系统中的应用给出了其具体的使用方法。     

电荷泵PLL中PFD的设计

在电荷泵锁相环CP-PLL原理分析基础上,对其重要的组成模块鉴频鉴相器(PFD)进行了详细的理论分析和电路设计.在VCO的动态范围内,可实现任意频率误差下的快速频率跟踪,并最终实现零相位锁定.和一般的鉴相器比较,PFD工作在大的范围(-2π～ 2π),实现零相位误差.电路通过了基于上华0.5μmCMOS工艺的HSPICE模拟仿真验证,得到在5V电源电压和27MHz/s的参考频率下,PFD的增益Kpd为5/4πV/rad.     

半导体材料

0101830ispLSI1016器件在扫描数码显示器接口电路中的应用[刊]/王素珍//电视技术.—2000,(9).—84～86(L)介绍了在系统编程芯片 ispLSI1016的工作原理及应用,并利用它设计了扫描数码显示器的接口电路。参50101831ISD2500系列语音芯片的特性及应用[刊]/元洪波//电声技术.—2000,(9).—33～34(L)     

锁相频率合成器的噪声优化设计

简要介绍了锁相环频率合成的原理,对环路内和环路外的噪声进行了详尽分析,提出为了使系统性能达到最优,应该采取哪些措施、选择哪些器件以及怎样设计匹配电路的原则和方法。使用PLL Design&Simulation仿真软件,对环路滤波器在采用有源滤波器和无源滤波器2种情况下鉴相器和VCO的输出信号进行了仿真,从仿真结果可以看出,环路滤波器应尽量选择无源滤波器。     

EDA实现的PLD遥控解码电路

介绍了电子设计自动化EDA (ElectricalDesignAutomation)技术的基本特点 ,以红外遥控为例 ,提出了一种PLD (可编程逻辑器件 )解码电路 ,并用ispLSI10 6 0实现 ,该电路原理简单、设计方便、工作可靠 ,可用于以键盘扫描为输入方式的智能仪器中。     

低电压高速CMOS电流模线性鉴相器的设计

在高速时钟和数据恢复电路(CDR)中一般采用高数率比线性鉴相器(LPD)来降低鉴相器(PD)和压控振荡器(VCO)的工作频率.从电路结构的复杂度、芯片面积以及功耗三方面,对三种不同速率比LPD电路进行了分析比较;针对2.5 Gbit/sCDR电路的具体应用,分别设计了半数率比和1/4数率比LPD,均通过了功能仿真;最后比较仿真结果,在2.5 Gbit/s应用下,半数率比结构是合理的选择.电路设计采用TSMC 0.18 μm CMOS混合信号工艺,LPD电路均采用低电压高速电流模逻辑(CML)实现.     

一种应用于SOC时钟的锁相环设计

设计实现了一种应用于SOC的锁相环(PLL)时钟电路。提出了一种环形压控振荡器(VCO)压控增益的线性化补偿技术,通过AMOS和PMOS并联的方式构成可变电容,该锁相环采用了三级环形压控振荡器,测试结果显示VCO压控增益(KVCO)在183~284 MHz/V之间,与采用单独AMOS作为负载的环形振荡器相比,KVCO变化量下降了82%,降低了VCO的非线性。同时该锁相环通过降低鉴频鉴相器比较频率,增加环路分频比,提高振荡器的输出频率和降低电荷泵电流等方式,以降低锁相环环路滤波电容的面积。本PLL采用SMIC 55nm CMOS工艺实现,整体面积约为0.048mm~2,电源电压为1.2V,功耗1.2mW。芯片相位噪声测试结果显示,在输出100MHz时,均方根(rms)抖动为293ps(1kHz~10 MHz积分),相位噪声为-95dBc/Hz@1MHz。     

Lattice高密度可编程逻辑器件（HDPLD）

Lattice公司研制的pLSI(programmable Large Scale In-tegration)系列芯片和ispLSI(in-system programmablel LargeScale Intergation)系列芯片是一种新颖的可编程逻辑器件.它们既有可编程逻辑器件(PLD)的性能和特点,又有现场可编程逻辑阵列(FPGA)的高密度和灵活性.其最高运行速度可达135MHz,集成密度达14,000PLD门,可谓是世界上速度最高、集成密度最高的可编程逻辑器件.     

一种实现异步显示屏的新方法

LED显示屏的实现技术已日趋成熟。本文介绍了一种新方法 ,即使用逻辑可编程器件ispLSI10 32E来实现一个单色异步屏 ,并给出了其在系统中实现逻辑所用的原理图及仿真结果     

Lattice pLSI器件与Actel ACT系列器件之比较

本文扼要地阐述Lattice pLSI/ispI。SI 1000系列高密度可编程逻辑器件与Actel的ACT1与ACT2器件在结构方面的差异,并指出使用pLSI/ispLSI器件在以下诸方面要优越于ACT器件: ——布线结构与性能; ——逻辑块输入数目,利用率以及系统性能; ——时钟; ——时延可预测性与设计周期; ——制作工艺与质量。     

一种用可编程逻辑器件实现的全数字锁相环路

给出了一种用大规模可编程逻辑器件实现的全数字锁相环（ＤＰＬＬ）及其性能分析和具体的实现电路。     

宽带低相位噪声锁相环型频率合成器的CMOS实现

用0.25μm标准CMOS工艺实现了单次变频数字有线电视调谐器中的频率合成器.它集成了频率合成器中除LC调谐网络和有源滤波器外的其他模块.采用I2C控制三个波段的VCO相互切换,片内自动幅度控制电路和用于提升调谐电压的片外三阶有源滤波器,实现VCO的宽范围稳定输出.改进逻辑结构的双模16/17预分频器提高了电路工作速度.基于环路的行为级模型,对环路参数设计及环路性能评估进行了深入的讨论.流片测试结果表明,该频率合成器的锁定范围为75～830MHz,全波段内在偏离中心频率10kHz处的相位噪声可以达到-90.46dBc/Hz,100kHz处的相位噪声为-115dBc/Hz,参考频率附近杂散小于-90dBc.