基于FPGA的多通道并行高速采样研究

数据采样精度和采样速率是A/D转换的重要技术指标。目前受半导体工艺技术的限制,高采样精度的A/D芯片一般具有较低的采样速率。本文提出一种时间交替ADC采样技术,通过在时域上多通道并行交替采样,使采样速率达到原来单片ADC的多倍。最后进行多路交替采样试验,结果验证了该方法的正确性。     

基于FPGA的高速时间交替采样系统

提出了一种高速高精度数据采集系统的设计。ADC高速采样基于时间交替采样结构实现,以FPGA为逻辑控制芯片,DSP为误差矫正算法处理中心。在对系统总体设计各模块进行介绍的基础上,重点分析了系统存在的偏移误差、时延误差和增益误差,并描述了一种误差矫正方法。通过实验测试,结果表明该设计能够实现1 GS/s的高速采样,并能完成明显的误差矫正。     

高速非均匀采样信号的重构方法

并行交替采样中通道间的时基偏差易导致采样非均匀,且现有的信号重构方法运算量较大,容易使采集性能迅速下降.通过分析信号的频谱特征,提出了一种实时性较高的双通道并行采样重构算法;并采用FFT算法及反傅里叶变换对通道时基误差进行了实时校正.实验结果验证了该算法的可行性.     

基于锁相环的高速示波器等效采样系统设计

采用小数分频锁相环芯片ADF4351作为采样时钟发生器,利用FPGA进行等精度测频,运用差频法顺序等效采样原理,设计了最高等效采样率为160 GS/s的高速示波器等效采样系统。同时通过时钟分配器和数字延迟线产生交替采样时钟,利用4片最高采样率为250 MS/s的8 bit ADC进行时间交替采样,使系统的最高实时采样率达到1 GS/s。由于采用低抖动的时钟源,系统在DC到500 MHz的设计带宽内保持了良好的噪声性能,信噪比优于基于DDS技术的等效采样系统。     

基于两倍过采样的60 GHz系统并行定时同步

随着60 GHz毫米波无线通信技术的成熟,其在无线传感器网络领域占据的地位日益增高.60 GHz通信系统的符号传输速率高达Gbps量级,为了降低系统复杂度,需要尽量减少每个符号的采样点数.此外,由于待处理的符号速率过高,传统串行定时同步方案受工作时钟约束而无法采用.为此,提出一种基于两倍过采样率的FIFO控制式并行定时同步方案,解决了超高速并行定时同步设计时遇到的时钟频率调整问题.设计的并行定时同步方案具有结构简单、实现复杂度低、同步所需时间短和鲁棒性高等优点,对60 GHz毫米波系统全数字解调器的设计具有较强的应用价值.同时,通过Matlab Simulink仿真,验证了提出的并行定时同步方案的可行性.     

嵌入式并行采集系统的优化设计

为了及时准确地监测工业设备和工业环境中的重要参数指标,提出了一种基于FPGA的嵌入式高速并行数据采集系统的优化设计方案。对工作原理进行了分析并提出了总体方案,在此基础上,着重实现数据采集系统的软硬件紧密结合,合理划分与配置高速和低速A/D,并且数据采集参数可调。为了验证系统的合理性、准确性和灵活性,对系统进行了测试与结果分析。实验结果表明,该方案设计并实现的嵌入式并行数据采集系统不仅能够合理优化高速和低速数据采集,而且能够灵活高效、稳定准确地完成数据采集任务。     

带状线性方程组的并行交替方向算法

提出了分布式存储环境下求解带状线性方程组的并行交替方向迭代算法。充分利用系数矩阵的结构特点,给出了在系数矩阵分别为Hermite正定矩阵和M-矩阵时算法的充分条件,并针对采用的分裂方式,讨论了参数的收敛范围,最后在HPrx2600集群系统上进行了数值计算,结果表明实算与理论相一致,算法简便可行且具有良好的并行性。     

基于ADC的TR-UWB数字接收机性能及其FPGA实现

发送参考超宽带(Transmitled reference UWB,TR-UWB)系统采用自相关接收检测技术作为一种非最优接收机,不需要进行信道估计和精确的时间同步,其结构简单、性能优良.数字化TR自相关接收机可以充分利用数字信号处理算法的优势,且易于用集成电路方法实现,其实现的关键是ADC.本文从理论上分析了ADC的抽样速率、量化阶数等对数字接收机的性能的影响,提出了过高阶数的量化并不能有效改善系统性能,并在FPGA上实现了TR-UWB接收机,通过编程设计与仿真,验证了基于ADC的TR-UWB接收机实现的可行性.     

基于COW系统的并行求和算法研究

针对并行求和问题,在Linux环境下组建了一个COW系统,并介绍了在COW系统上的并行求和算法的设计和实现,分析了影响算法性能的因素并提出改进方法,最后给出了并行求和算法在改进前后的实验数据.实验结果表明,当n=2000000时,用改进的算法在两台联想启天4000上测得并行求和效率为80%,而算法改进前在相同的条件下测得并行效率为66.7%,并行效率明显提高.     

基于COW系统的并行求和算法研究

针对并行求和问题,在Linux环境下组建了一个COW系统,并介绍了在COW系统上的并行求和算法的设计和实现,分析了影响算法性能的因素并提出改进方法,最后给出了并行求和算法在改进前后的实验数据。实验结果表明,当n=2000000时,用改进的算法在两台联想启天4000上测得并行求和效率为80%,而算法改进前在相同的条件下测得并行效率为66.7%,并行效率明显提高。     

A 4-GS/s 8-bit two-channel time-interleaved folding and interpolating ADC

Ultra high speed and moderate resolution ADCs with low latency are demanded in many applications.A 4-GS/s 8-bit ADC is implemented in the 0.35μm SiGe BiCMOS technology.It is based on the two-channel time-interleaved architecture and each sub-ADC employs the two-stage cascaded folding and interpolating topology which guarantees the low-latency property.Calibration circuits are introduced to compensate for the mismatch between the two sub-ADCs.The whole chip area is about 4.0×4.0(mm2).The ADC exhibits DNL of 0.26/0.34 LSB and INL of 0.96/0.92 LSB.The ENOB is 7.1 bits and the SFDR is about 56 dB at10.1 MHz input.The SNDR is above 42 dB over the first and the second Nyquist zone.The SFDR is above45 dB over the first Nyquist zone and the second Nyquist zone.The ERBW is about 1.4 GHz.     

一种应用于10 MHz 8位SAR ADC的分段式DAC电路设计

为了实现8位高性能的SAR ADC,设计了一种应用于8位SAR ADC的分段式结构DAC电路。采用二进制电容阵列,减小电容取值范围,有效提高精度,同时加快电容充放电速度,有效降低功耗,减小面积和成本。采用SMIC 65 nm CMOS工艺,工作于1.2 V电源电压,10 MHz采样频率,使用Cadence公司Spectre系列软件对设计的电路进行仿真。仿真结果显示,该分段式DAC电路可以有效实现8位数模转换,已成功应用于8位SAR ADC。     

32位和8位单片机的无线传感器网络系统

采用STM32F10X系列的芯片为主芯片、SH79F32为辅芯片,温度传感器DS18B20做采集工具,PTR8000无线模块做通信工具,实现无线传感器网络功能。通过Altium Designer Release 10进行原理图设计及PCB板的绘制,并制作电路板、焊接电路板,之后利用Keil软件设计程序,实现不同单片机之间的无线传感器网络通信,并完成了无线通信平台的设计与制作。     

基于信号重构的并行ADC定时误差校准

多通道时间交叠式AD会引入定时误差,而这种定时误差会导致镜频杂散。本文基于非均匀采样信号的重构理论,提出了一种利用内插滤波器组对定时误差进行消除的方法。其设计思想是将时间交叠式AD问题转化为周期性重复的非均匀采样,并结合两通道并行ADC,给出了详细的内插滤波器设计方法。仿真实验结果表明,本文提出的算法对校准定时误差非常有效,并行AD输出的镜频信号得到很好的抑制。     

基于RISC技术的8位微控制器设计

介绍基于RISC技术的8位微控制器的设计与实现。主要包括RISC指令集的选取;取指单元、译码单元、执行单元的设计;取指、译码、回写三级流水线技术的实现。该微控制器包含8级硬件堆栈、1个8位计数器、1个计数器溢出中断、2个外部中断源、8位数据输入和输出端口、16个通用寄存器、2K×16位的程序存储器、512字节的数据存储器。设计使用可综合的Verilog语言描述,QuartusⅡ软件仿真,FPGA器件验证实现。     

基于FPGA的八位RISC CPU的设计

从CPU的总体结构到局部功能的实现采用了自顶向下的设计方法和模块化的设计思想,利用Xilinx公司的SpartanII系列FPGA,设计实现了八位CPU软核。在FPGA内部不仅实现了CPU必需的算术逻辑器、寄存器堆、指令缓冲、跳转计数、指令集,而且针对FPGA内部的结构特点对设计进行了地址和数据的优化。     

基于单片机的8位频率计的设计

本文基于89C51单片机技术,介绍了一种数字式频率计数器,该频率计具有操作简单方便、响应速度快、体积小等一系列优点,可以及时准确地测量低频信号的频率。     

一种基于DSP和采样ADC的数字锁定放大器

探讨了用ＤＳＰ（数字信号处理器）和采样ＡＤＣ（模数转换器）实现数字锁定放大器的一种方法。在整数个周期内对被测信号进行采样得到信号序列,由数字运算得到参考序列,通过计算信号序列和参考序列的互相关函数就可实现数字相敏检测。文中还对数字相敏检测的频率的频率特性进行了分析。最后,给出了实际设计的数字锁定放大器,它的工作频率范围是１０Ｈｚ～３０ｋＨｚ,实验结果表明,可以用它来测量低信噪比的信号。     

基于DMA方式的8位单片机与16位DSP双机通信接口

介绍通用8位单片机（MCU）8051与16位信号处理单片机（DSP）TMS320C25基于后者提供的DMA功能的双机通信方法，给出了总线隔离硬件电路及总线连接以及地址译电路，简要介绍了这样一个双机系统的应用。     

一种单片机应用系统的GPRS上网方案

针对8位机系统联网的需求,介绍一种基于MotorolaG20GPRS模块的单片机系统上网方案,详细说明了硬件设计以及具体软件开发流程。