VHDL语言中配置语句的使用探讨

配置是VHDL语言的一个基本设计单元,用来为设计实体指定综合或仿真时采用的结构体。论文结合教学实际讨论了VHDL语言中配置语句的常用的三种用法：默认配置、元件配置和结构配置。论文首先论述了每种配置语句的格式,然后以数字电路中的半加器和全加器的VHDL描述为例,说明每种配置语句格式的使用方法。最后对论文内容进行归纳并得出几点结论。论文对VHDL语言教学及基于VHDL层次化电路设计都具有一定的指导意义。     

VHDL语言中配置语句的使用探讨

配置是VHDL语言的一个基本设计单元,用来为设计实体指定综合或仿真时采用的结构体。论文结合教学实际讨论了VHDL语言中配置语句的常用的三种用法:默认配置、元件配置和结构配置。论文首先论述了每种配置语句的格式,然后以数字电路中的半加器和全加器的VHDL描述为例,说明每种配置语句格式的使用方法。最后对论文内容进行归纳并得出几点结论。论文对VHDL语言教学及基于VHDL层次化电路设计都具有一定的指导意义。     

高级综合前的检查和转化

Talent2000中VHDL文件的编译中间结果用于综合和模拟,VHDL是面向模拟的语言,并不是所有的VHDL语句都可以综合,在一个实用化高级综合系统中,除了根据可综合子集检查VHDL源描述之外,还要求可综合VHDL描述具有一定的风格。在进行高级综合前,必须对VHDL文件编译的中间结果进行处理,包括语句可综合性检查、VHDL描述的可综合性风格检查、循环语句展开和子程序内联。该文给出了要求VHDL描述具有可综合性风格的原因,实现了面向高级综合的检查、循环语句的展开和子程序内联。     

VHDL编码中面积优化探讨

VHDL包含的语句非常丰富,不同的描述可以实现同样功能的电路,但可能在对资源的利用率上存在差异。根据应用MaxplusⅡ软件进行VHDL语言代码编写的经验,结合相应实例,阐述有关VHDL编码方面的面积优化问题。     

VHDL编码中面积优化探讨

VHDL包含的语句非常丰富，不同的描述可以实现同样功能的电路，但可能在对资源的利用率上存在差异。根据应用MaxplusⅡ软件进行VHDL语言代码编写的经验，结合相应实例，阐述有关VHDL编码方面的面积优化问题。     

文档级分类记忆的中文命名实体识别

命名实体识别是将自然语句中的姓名,地点,组织等实体抽取出来,是自然语言处理的一个上游任务.基于文档级记忆的命名实体识别是将所有识别过的语句信息融入当前待识别的语句中,从而加强当前句子的语义表达,以获得更好的识别效果.鉴于当前文档级记忆的命名实体识别都是将所有记忆信息混合融入当前语句中,忽略了不同标签类别的记忆信息对当前语句的影响不同,论文提出了一种融入分类记忆信息的中文命名实体识别方法,将当前输入语句与记忆模块中已按类别分成B、M、E、S四份的记忆信息利用注意力机制相匹配,找到每个字语义最相近的不同类别的若干个记忆字信息,将得到的记忆信息分别融入当前语句经过LSTM输出后得到的输出向量信息中,得到融入记忆信息的输出向量表示.这样可以更全面地表示当前字向量属于不同标签的可能.论文方法在中文命名实体识别经典数据集Resume简历数据集中得到了很好的实验效果.     

基于VHDL的数字系统优化设计

VHDL(超高速集成电路硬件描述语言)在电子设计领域中已得到了广泛用。在应用VHDL语言进行数字系统设计的过程中,注重数字系统综合质量优化也显得日益重要。VHDL语言在设计思想、语句运用及描述方法上等方面可实现对数字系统的优化设计。通过优化设计,可以提高稳定性降低系统成本。     

VHDL语言及其在实际电路设计中的简化问题

VHDL（超高速集成电路硬件描述语言）目前在电子设计领域得到了广泛的应用。但是，实现同样的系统功能，不同的电路设计师可以采用不同的实际方法，这样就存在一个电路复杂程度的问题，因此，有必要深入讨论在VHDL设计设计、应用中如何简化实际电路，达到优化设计的要求。影响电路复杂程度的主要因素有：不同的语言描述方法，逻辑设计的合理性，VHDL语句的运用灵活程度和设计规划的优劣程度，为尽可能简化电路设计，可以采用；避免不必要的寄存器描述，人解逻辑电路以减少占用面积，用集成度高的电路语言直接表述和采用最简单，优化的设计方案。     

Verilog到VHDL翻译器的设计与实现

描述了一个Verilog到VHDL翻译器Verilog2VHDL的设计与实现。首先将Verilog模块转换为中间格式,然后按照预定义的翻译规则,生成功能等价的VHDL设计实体。该翻译器目前只支持Verilog的一个子集。通过Verilog2VHDL,使得在Verilog-VHDL混合设计环境中重用Verilog设计成为可能。     

VHDL语言中断言语句及其综合方法研究

国内外学者普遍认为，硬件描述语言ＶＨＤＬ中断言语句是面向模拟的，其不能综合或不要综合，综合系统应忽略或不支持。本文给出了相反的论点：ＶＨＤＬ中断言语句应该综合，其中限制条件的补表达式可作为随意条件用于综合时化简。文中论述了综合断言语句的合理性，必要性和方便性，并给出了综合并行和串行断言语句的方法。     

RTL综合中变量赋值语句的综合方法

变量是VHDL语言中顺序语句的一个特征。从分析变量的作用出发，论述RTL综合中变量赋值语句的综合方法及其相应依据；同时提出一种用于对变量赋值语句进行综合的数据结构－－变量关联链表（VAL），及以此数据结构为基础的变量赋值语句的综合方法。最后给出采用VAL对变量赋值语句进行综合的实验结果。     

VHDL顺序语句的元件划分及其抽象电路结构的生成

讨论了RTL级VHDL顺序语句的语法、语义规则，以及功能元件、存储元件、通路元件的VHDL顺序语句的造型；并以if，case和赋值语句为核心，详细说明了if，case和赋值语句的语句结构树的生成算法，以及基于该语句结构树的VHDL顺序语句格式判别、元件划分算法和抽象电路结构的生成及其初步优化的算法．