锁相环频率合成器相位噪声分析

频率合成器的相位噪声直接影响动目标雷达的改善因子。本文着重对锁相环频率合成器的相位噪声进行了较全面的分析，并对其中各组成部件的相位噪声也做了分析，分析的结果与实际测量结果基本吻合。文中最后提出了改善ＰＬＬ频率合成器相位噪声的办法。     

数字锁相环频率源相位噪声分析

首先对频率源相位噪声的原理及其表征进行了简要的阐述,然后从数字锁相环频率源的分析模型出发,对其相位噪声谱密度进行了推导,同时分析了影响相位噪声的各项主要因素．最后提出了提高数字锁相环频率源相位噪声性能的一些方法。     

数字锁相环相位噪声影响因素分析

数字锁相环作为广泛应用的一种频率合成技术,相位噪声是其关键的技术指标。介绍数字锁相环的关键组成部分,从数字锁相环的相位噪声分析模型出发,阐述各组成部分对相位噪声产生的影响,并分析各部分关键指标的选型依据,然后利用仿真软件搭建仿真模型验证分析结果。为数字锁相环的设计,提高相位噪声性能提供了参考依据。     

一种低相位噪声锁相环频率合成器的设计

通过MATLAB对锁相环进行系统建模与分析,采用改进型宽摆幅低噪声电荷泵结构,结合2位开关电容阵列技术与RC低通滤波技术,设计了一种低相位噪声锁相环频率合成器。基于SMIC 0.18 μm CMOS工艺设计的芯片测试结果表明,该锁相环系统的频率覆盖范围达到1.27～1.82 GHz;在中心频率为1.56 GHz处的相位噪声为-105.13 dBc/Hz@1 MHz,抖动(均方根)为2.2 ps。     

一种改善频率合成器相位噪声的方法

在现代电子技术中,数字式频率合成器在通信、雷达等系统中得到了广泛的应用,其相位噪声直接影响到系统的整体性能。提出了利用变频锁相方法改善微波波段频率合成器的相位噪声,并进行了频域分析,给出了相应的环路滤波器的设计。最后的实验结果给出了变频锁相与直接锁相的频率合成器相位噪声比较,可以看出采用变频锁相方式的频率合成器的相位噪声有了很大的改善。     

一种超低相位噪声宽带频率合成器的设计

基于对双环频率预置技术和谐波混频技术的理论分析,将混频锁相合成方式与高次倍频合成方式相结合,采用鉴相极性可变的非常规设计,提出一种宽带小步进超低相位噪声频率合成器的低成本实现方案,并对合成器的相位噪声和杂散抑制指标进行了理论分析。试验证明,在8 GHz输出频率下,方案实现了低于-132 d Bc/Hz@10 k Hz的相位噪声和70 d B以上的杂散抑制性能。对宽带超低相位噪声频率合成器的设计具有借鉴意义。     

低相位噪声微波频率合成器的研究

本文讨论了在采用等效微波单环的情况下,如何实现低相位噪声的理论及具休措施。实施方案采用了窄带VCXO环、低噪声倍频源,微波宽带晶体管机械调谐VCO和ECL程序分频器,实现了C波段上两种方案的锁相与频率合成。本文还结合电路实际,提供了一种使相噪最佳的办法,并明确给出了各主要部分对合成器总噪声贡献的综合性曲线,使合成器的相位噪声指标与理论值趋于一致,并达到国内先进水平     

一种具有相位转换模块的全数字延迟锁相环设计

采用开-闭环结合模式的全数字延迟锁相环(ADDLL)兼具快速锁定优势和动态跟踪能力.将相位转换技术应用在一种具有双精度延迟线的开-闭环结合ADDLL中,可将其延迟链中的延迟单元数量减少一半,并减少时间数字转换器所需的触发器个数.运用中芯国际55 nm工艺的仿真结果表明,在1.25 GHz工作频率下,提出的结构仅需10个...     

频率合成器的相位噪声分析

频率合成器被喻为雷达电子系统的"心脏",其相位噪声对设备和系统的性能影响很大.文中简单介绍了频率合成器相位噪声的基本概念.基于频率合成器的基本实现方法,分析了频率合成器中的相位噪声,通过实例说明了不同合成方式频率合成器的相位噪声.时频率合成器的低相噪声设计的工程实现有一定的指导意义.     

数字化频率综合器的相位噪声分析与估算

利用随机过程理论计算了数字化频率综合器中各个量化噪声，并在假设各等效量化噪声相互独立前提下得出了输出相位噪声值，同时给出在不同采样率和不同数字电路精度情况下输出相位噪声变化，并得出了一般性结论。     

OFDM系统中的全数字频偏跟踪环

频偏跟踪是影响到OFDM系统性能的关键技术之一。该文基于迟早门类型的锁相环,提出了一种新的适合于OFDM系统的频偏跟踪算法。研究表明,该算法既能在AWGN信道中也能在多径衰落信道中完成频偏跟踪工作。并且其低信噪比下的频偏跟踪性能比一般的频偏跟踪方法好几个数量级。如果系统对定时估计的要求不是特别高,该算法还能实现定时偏移和频率偏移的联合跟踪。     

一种锁相式频率合成器的设计

介绍了一种锁相式频率合成器的总体设计和电路结构设计,并进行了实验制作。设计的电路工作频率在１００ＭＨｚ以上,可广泛应用于雷达,航空,航天,通讯,导航,锁相环路等领域。     

低相噪数字锁相频率合成器

常规的数字锁相频率合成器具有电路简单，工作稳定可靠等特点，但由于鉴相器的倍增噪声往往比基准源的倍增噪声还要高，因而输出相位噪声较高，不能令人满意。本文提出一种双回路反馈锁相频率合成方案，成功地解决了这个问题，由于有效地抑制了鉴相器的倍增噪声，可获得较低的输出相位噪声。这种方案适用于诸如雷达系统等对频率源相位噪声有较高要求的电子设备。     

A 2 GHz Phase-Locked Loop Frequency Synthesizer with On-Chip VCO

This paper discusses the implementation of the building blocks for a 2 GHz phase-locked loop frequency synthesizer in a standard 0.5 m BiCMOS process. These blocks include a low-power optimized dual modulus prescaler which is able to operate with input frequencies up to 2.7 GHz, a phase detector with extremely constant gain throughout the input phase difference range, a chargepump with a rail-to-rail output, and an on-chip voltage-controlled oscillator.     

基于锁定时间分析的锁相环频率合成器

提出了一种新的针对采用二阶无源滤波器的锁相环频率合成器锁定时间的估算公式,并通过仿真软件及实测结果对该公式进行了验证。基于该估算公式,设计了一种具有快速锁定功能的锁相环频率合成器。实验结果表明该锁相环频率合成器锁定时间小于7μs,具有快速锁定的功能。同时该锁相环还具有良好的相位噪声性能,对于32GHz输出信号相位噪声为-72dBc/Hz@1kHz以及-90dBc/Hz@1MHz。     

一种C波段低相噪锁相频率合成器

在较详细分析常规移频数字锁相频率合成器的基础上,提出了一种C波段低相噪频率合成方法,并进行了分析、讨论,最后给出了研制结果。     

全数字锁相环的设计及分析

提出了一种利用FPGA设计一阶全数字锁相环的方法。首先详细论述了全数字锁相环的构成,分析了各个模块的工作原理,接着利用VHDL语言完成各个模块的设计,并给出了工作时序图,最后在理论分析的基础上建立了一阶全数字锁相环的数学模型。仿真实验验证了这种全数字锁相环实现的可行性,实验结果与理论分析基本一致。     

基于级联式偏置锁相环的低相噪宽带频率合成器*

为提高锁相环的相位噪声性能,本文设计了一种级联式偏置锁相环来实现宽带低相噪频率合成器,通过理论分析得到其相位噪声模型,证明了该技术能够有效地降低锁相环路中鉴相器的噪声基底,并且混频交互调产生的所有杂散可由环路滤波器抑制,从而将窄带高频谱纯度信号扩展为宽带高频谱纯度信号。基于该技术提出了2GHz ~5GHz 的低相噪宽带频率合成器方案,并对其相位噪声指标进行了分析。理论与实验结果表明,相比于传统的小数分频式锁相环方案,该方案的带内相位噪声有明显改善。     

宽带低相位噪声锁相环型频率合成器的CMOS实现

用0.25μm标准CMOS工艺实现了单次变频数字有线电视调谐器中的频率合成器.它集成了频率合成器中除LC调谐网络和有源滤波器外的其他模块.采用I2C控制三个波段的VCO相互切换,片内自动幅度控制电路和用于提升调谐电压的片外三阶有源滤波器,实现VCO的宽范围稳定输出.改进逻辑结构的双模16/17预分频器提高了电路工作速度.基于环路的行为级模型,对环路参数设计及环路性能评估进行了深入的讨论.流片测试结果表明,该频率合成器的锁定范围为75～830MHz,全波段内在偏离中心频率10kHz处的相位噪声可以达到-90.46dBc/Hz,100kHz处的相位噪声为-115dBc/Hz,参考频率附近杂散小于-90dBc.