基于JTAG的SoC片上调试系统设计

文章提出了一种基于JTAG的SoC片上调试系统设计方法,该系统主要包括JTAG接口和片上调试模式控制单元。通过执行不同的操作指令,该片上调试系统可实现断点设置、单步执行、寄存器和存储器内容监控、在线编程以及程序运行现场设置等调试功能。文章同时说明了片上调试系统的工作原理和硬件架构。     

一种基于JTAG的片内调试系统设计

为了给芯片设计提供一种高效方便的调试方法,提出一种基于JTAG的片内调试系统。该系统包括调试系统控制模块、断点产生模块和JTAG接口。JTAG接口实现调试指令的发送与接收;断点产生模块是调试系统硬件调试的逻辑单元;调试系统控制模块则实现断点设置、单步运行、内存调试等功能。不同的调试指令可根据不同的硬件结构自动完成其各自的处理流程,而且不同的工作模式之间可以自由切换。该片内调试系统表现出了高性能,便于操作的特点,已经通过了实际的芯片测试。     

一种SoC片上调试与可测性的整合设计

随着SoC的复杂度和规模的不断增长,SoC的片上调试与可测性变得越来越困难和重要。片上调试与可测性都是系统芯片设计的重要组成部分。文章针对某款32位SoC,充分利用CPU核原有的调试结构,提出一种可测试系统与调试系统的一体化结构设计,并针对不同的模块利用不同的测试策略。基于JTAG端口,该结构能够进行系统程序的调试、边界扫描的测试、扫描链的测试、嵌入式SRAM的内建自测试,同时有效地降低了电路逻辑规模,实现了在测试覆盖率和测试代价之间的一个有效折衷。     

一种基于JTAG接口的片上调试与性能分析方法

介绍了一种复用JTAG标准接口来实现处理器片上调试和性能分析的方法.以SuperV DSP处理器为研究对象,通过设计调试和性能分析模块以及相应指令,实现了运行控制,断点设置等调试功能以及统计执行周期数,Cache缺失率等性能分析数据的功能,极大地方便软件开发和应用程序优化,同时对处理器性能和功耗影响甚微.     

可重用片上仿真调试协议结构

提出了一种可重用片上仿真调试协议结构,基于此结构设计实现的片上仿真调试逻辑,简单高效,便于重用于新的芯片和新的体系结构.     

基于IEEE 1149.1标准的可重定向片上调试方法

介绍了一种基于IEEE1149．1标准的可重定向的调试方法，详细地分析了一种嵌入式调试模块的内部结构、工作原理、实现过程以及它给处理器核带来的代价，该模块在RTL级只需较少的修改即可集成在多种微处理器核上．完成片上调试的功能。     

基于RISC-V调试协议的片上调试系统设计与实现

为满足RISC-V架构生态中对RISC-V平台软件调试的需求,设计并实现了一种基于RISC-V调试协议的片上调试系统.该系统通过调试传输模块实现并隐藏调试模块内部寄存器访问逻辑,将其简化为JTAG串行信号实现与宿主机的交互,并通过调试模块实现了调试所必需的处理器全面监控与存储访问功能.在基本调试功能的基础上,进一步实现了总线直接访问、程序缓存和基于触发模块的触发功能,并在兼容RISC-V调试协议的情况下实现了事件序列触发功能.该片上调试系统依托于自研RISC-V处理器硬件平台,通过GDB与OpenOCD构成的宿主机软件环境进行功能测试.经过与其他RISC-V架构处理器对比和FPGA测试表明,该片上调试系统功能丰富,能够满足目前RISC-V平台调试的功能需求.     

基于NoC的多核SoC片上调试构架

为解决基于NoC的多核SoC调试问题,提出一个片上硬件调试构架.详细分析了该构架的重要组成部分,调试代理及调试探测器.通过仿真验证了片上调试构架的功能,并针对逻辑综合的结果讨论了实现该调试构架的面积开销.     

风河推出增强型片上调试解决方案

风河系统公司日前宣布推出新的集成化JTAG嵌入式设备开发调试工具——Wind River Workbench3．0,On—Chip Debugging,进一步简化片上调试工作的复杂度。Wind River Workbench 3．0,On—Chila Debugging支持移动终端设备市场上所有最新的主流处理器,并且实现了各种量身定制的增强功能特性,使设备软件和硬件的开发调试变得更加简单、更加直观。利用这些增强特性和现有的Linux平台,移动终端设备制造商能够缩短产品设计开发周期,从而将节省的开发时间有效地用于实现应用层的各种差异化功能。     

基于C8051的片上调试单元设计

随着半导体工艺与集成电路技术的快速发展,微处理器的集成度越来越高,在设计中开发比较大的应用程序时,强劲的调试手段是非常重要的。当bug复杂到无法分析时,只能用调试来追踪它,集成片上调试功能更显得尤为重要。基于C8051 IP设计了一个片上调试单元,将调试功能集成到单片机内部。通过配置不同的操作指令,该片上调试单元可实现断点指令、地址断点、停止及单步执行程序、数据观察点、运行到光标处等调试功能。     

基于JTAG的SoC芯片调试系统设计

文章提出了一种基于IEEE 1149.1 JTAG协议的SoC调试接口,该设计支持寄存器查看和设置、CPU调试、IP核调试、边界扫描测试等功能。对该接口的整体结构框图到设计都进行了详细的阐述。该接口成功地应用于测控SoC中,具有很好的参考价值。     

基于OCP通信事务的SOC调试控制器

基于OCP通信事务进行SOC调试,提高了调试的抽象级别,对于以通信为核心的多核SOC,可以大大提高调试效率.为实现事务级调试,提出基于OCP通信事务的可配置调试控制器.通过分析OCP通信事务,该控制器根据预先配置的触发条件产生本地和远端调试控制信息,从而控制调试过程.通过对实验设计的仿真和综合,验证了调试控制器的功能,并分析了设计的面积开销.     

电子装备调试过程可靠性管理若干问题探讨

分析了电子装备调试试验与可靠性的关系,提出了对电子装备调试过程实施管理的工作要点和实施程序。总结了行之有效的管理方法。     

一种双核SoC调试系统的设计与验证

调试系统的设计和验证是多核SoC设计中的重要环节。基于某双核SoC的设计,提出一个片上硬件调试构架,利用FPGA构建该调试系统的硬件验证平台。双核SoC调试系统验证平台利用System Verilog DPI,将RealView调试器、Keil C51及目标芯片的验证testbench集成在一起,实现了双核SoC调试系统的RTL级调试验证。利用该平台,在RTL仿真验证阶段可方便地对ARM和8051核构成的双核SoC进行调试,解决仿真中出现的问题,从而有效缩短设计周期,并提高验证效率。该双核SoC调试系统验证平台的实现对其他系统芯片设计具有一定的参考价值。     

On‐Chip Debug Architecture for Multicore Processor

Because of the intrinsic lack of internal‐system observability and controllability in highly integrated multicore processors, very restricted access is allowed for the debugging of erroneous chip behavior. Therefore, the building of an efficient debug function is an important consideration in the design of multicore processors. In this paper, we propose a flexible on‐chip debug architecture that embeds a special logic supporting the debug functionality in the multicore processor. It is designed to support run‐stop‐type debug functions that can halt and control the execution of the multicore processor at breakpoint events and inspect the possible causes of any errors. The debug architecture consists of the following three functional components: the core debug support block, the multicore debug support block, and the debug interface and control block. By embedding this debug infrastructure, the embedded processor cores within the multicore processor can be debugged simultaneously as well as independently. The debug control is performed by employing a JTAG‐based scanning operation. We apply this on‐chip debug architecture to build a debugger for a prototype multicore processor and demonstrate the validity and scalability of our approach.     

开关型DC-DC控制芯片片上软启动电路设计

针对传统开关型DC-DC:控制芯片软启动电路需使用片外电容,且难以实现全片上集成的缺点,提出一种全数字方式实现的片上软启动电路,可实现软启动功能的全片上集成.集成了该电路的控制芯片具有启动平稳、对启动瞬间的电压过冲和电流浪涌具有良好抑制功能等特点.由于减少了芯片的引脚和省去了片外电容,还有利于缩小整机体积,降低系统设计...     

一种基于JTAG的SOC测试电路设计及实现

提出了一种基于JTAG的新的测试电路设计思路.通过扩展JTAG指令,可以利用JTAG通信协议向SOC芯片中下载自定义的测试指令,并读回测试的最终结果.该方法可以对SOC内部的IP及存储器进行充分的功能测试,测试过程可灵活配置,可以快速定位测试中出现的问题.