三维片上网络TSV复用容错策略

三维片上网络结合了垂直互连技术所带来的优势和片上网络所具有的可扩展性的优点,大大提高了系统的性能,降低了功耗.但目前的制造工艺使得用于垂直互连的硅通孔(TSV)的产品良率仍然较低,严重影响三维片上网络系统通信的可靠性.以往处理TSV硬故障一般是通过添加一定数目的冗余链路来达到容错的目的,但这种方法会带来较大的面积和功耗的开销,并且只能处理数量有限的TSV故障.不添加冗余链路,通过对故障链路中功能良好TSV的复用,将数据微片多次传输,达到容TSV硬故障的目的.通过添加ECC编码解码模块来达到容瞬时故障的目的.实验分析表明,该设计方案在保证系统可靠性的基础上还具有较高的吞吐量与较低的延时.     

片上系统设计中可测性设计的安备性

随着片上系统的日益复杂，在设计流程中解决可测性问题是至关重要的。本文阐述了DFT中的一些新方法以解决此问题。     

基于“包-电路”交换的双环片上网络设计

针对包交换片上网络(NoC)在大量数据通信情况下性能较差的弱点,提出了一种基于“包-电路”(PCC)交换的环形拓扑结构片上网络(DRNoC)设计架构。首先这种双环形拓扑结构由内外两环构成,可实现环内或环间双向通信,环上节点数目可拓展。其次DRNoC路由器通道可配置为桥节点或环节点路由器两种类型,相比于2D-Mesh型通道数减少,结构更加简单,资源消耗更少。最后提出了针对DRNoC的双环动态路由算法(DDRA),该算法无需在每个路由节点都进行输出方向的译码判断,在头包建立受阻时,根据网络情况选择其他路由路径,最大程度保证数据同环传输基础上跨环传输,有降低头包建立的等待时间,提高吞吐率。实验表明,在大量数据通信情况下,搭载DDRA算法的DRNoC的硬件资源开销降低的同时能够降低网络平均包延时提升平均吞吐率,有效地改善了网络性能。     

输电线路张力放线仿真系统中三维仿真器的设计与开发

本文主要研究了输电线路张力放线系统中三维仿真系统的设计以其应用。三维仿真系统采用GoogIe Earth二次开发,使输电电线路张力放线系统达到逼真、清晰的三维显示效果,以便于用户了解放线过程以及获取相关的数据信息。     

基于关键IP核加固的片上网络容错机制

片上网络中的路由器故障将导致与其相连的IP核不能通信,严重影响了片上网络的性能.因此提出一种基于片上网络2D-mesh结构的容错机制,通过将关键IP核的资源网络接口与相邻节点的资源网络接口相连进行IP核的加固,在每个路由器的各个端口中配置邻居节点状态寄存器标示邻居节点的好坏,在路由计算时通过检查寄存器绕过故障路由器,同...     

片上网络通信中过热点的弱化方法

提出一种能够弱化片上网络通信过程中过热点的方法。过热点会导致通信延时和router的功耗增大,在NoC中需要尽可能的减少过热点的出现。通过增加通信量较大的IP核所连接的router数目和设计新的通信路由算法减少过热点的发生。在4×4Mesh结构上仿真了所提Ⅲ的方案,统计了数据传输延时和单个router的最大交换次数。实验结果表明,这种方法能够有效的减小数据传输延时和片上router的平均功耗,并且能够有效的降低NoC中过热点出现的可能性。     

基于随机路由的高性能片上路由器设计与仿真

片上网络作为片上系统的互联机制,解决了多核芯片扩展性、时钟同步等方面的问题。高性能片上路由器作为片上网络的核心结构,已经成为一个重要的研究课题。提出了一种基于随机路由的高性能片上路由器的设计结构,实现了虚通道技术、随机路由算法、信元反馈机制。使用Verilog完成设计,通过Modelsim软件仿真后可以证明,该路由器能够正常运行,并满足功能和时序要求,同时,使用该片上路由器的片上网络的吞吐量和平均延迟性能较好。     

单片机实时在线仿真器MCSICE

本文介绍了一种用于开发以8035、8048、8748、8039、8049、8749为CPU的单片机化产品的实时在线仿真器,文中讨论了仿真电路、单步逻辑、断点实现电路及仿真软件的设计.该仿真器已在APPLEⅡ微机上应用.     

片上网络互联的划分测试

在伪穷举测试的基础上,提出了一种片上网络互联的划分测试。将片上的资源（主要是路由器和通道）按一定的方法划分为4个区,然后采用伪穷举测试的方法分别对每个分区进行测试。实验证明,随着芯片规模的增大,本方法比伪穷举测试减少了测试时间和测试包数,降低了测试功耗,缩小了片上报错的范围。另外,本文还在划分测试的基础上提出了一种错误定位的方法,可以将出错的路由器或通道定位到出错分区的具体位置。     

支持多播路径传输的片上网络并行测试方法

针对基于NoC互连方式,具有多播路径传输功能的多核系统芯片,提出多播路径测试方法（Multicast paths testing method,MPTM）。首先,提出同构核的测试访问路径生成（test access path generation,TAPG）算法,消除路径死锁。其次,提出了支持片上响应比较的多播测试机制。最后,利用NoC中的虚通道设计,优化多条测试访问路径组合。实验结果表明,本方法比串行测试方法至少减少85%的测试时间;随着网络规模的扩大,效果更好。实验证明,同构核的集中分布也有利于进一步减少测试时间。     

基于ARM微处理器的视频信号模拟器的设计与实现

基于ARM核微处理器S3C44BOX为核心的视频信号模拟器,是将高性能、低功耗的微处理器S3C44BOX与嵌入式实时操作系统μCos-Ⅱ相接合,利用C语言的优势,添加人机交互方式、图形化界面;使系统具有回波图像逼真、可方便地实现多目标模拟、系统扩展性好等优点。本文简要介绍了基于微处理器S3C44BOX芯片的开发平台,并给出了基于S3C44BOX开发平台视频信号模拟器的硬件组成及详细的软件流程图,并给出实验结果。     

基于PCI总线的雷达信号模拟器设计

雷达信号模拟器是在雷达的现场调试、性能评估和设备维护中的必备工具,它基于仿真或者现场雷达数据,产生模拟信号.根据不同的雷达型号和调试、测试的内容,雷达信号模拟器需要提供不同的模拟信号.本文研究设计了1种基于PCI总线的雷达信号模拟器,并且给出了雷达信号模拟器的工作原理及设计方案,阐述了系统的硬件接口及控制模块.本信号模...     

基于FPGA的遥感高速图像数传系统设计

研究并设计了一种高速图像数传系统,对视频电子系统处理过的图像数据进行格式转换,通过高速串行收发器Tlk2711接收视频处理器发送过来的串行LVDS图像数字信号,并将其转换为并行信号传给FPGA,再通过Camera Link接口与上位机进行图像数据传输并实时成像.同时模拟相机管理控制器实现对相机电子系统中信息处理器的遥测遥控功能,完成控制信号的解析.主要描述数传系统的组成及其FPGA核心模块化设计的实现方法.测试结果表明,本系统成像结果清晰准确,能够完成数据率为2.5 Gbps的点对点高速传输,系统数传速率达到6.72 Gbps.     

基于S3C2440数字式光伏阵列模拟器设计

介绍了一种基于ARM控制的数字式光伏阵列模拟器,该模拟器采用S3C2440作为主控器、BUCK电路为主电路,以查表法进行光伏特性曲线拟合,并利用波特图进行系统参数设计。实验表明,该模拟器能完整地复现光伏特性曲线,且动态响应良好。     

基于MSP430和组态王的光伏阵列模拟器的设计

在进行现场试验时,无法在短时间内得到光伏阵列随环境变化的输出特性。为了解决这个问题,根据光伏阵列的物理模型建立了光伏阵列数学模型,并且使用Simulink软件仿真验证了模型的正确性,在此基础上,采用MSP430芯片作为主控芯片,组态王软件作为上位机软件设计了一种光伏阵列模拟器,通过输入不同的光照强度、环境温度等外部环境条件寻找工作点,控制斩波电路的输出电压,模拟不同环境条件下光伏阵列的输出特性。     

基于FPGA的回波模拟器设计与实现

回波模拟器主要完成对雷达引信机射频信号的延迟和衰减,并传输至接收端.传统的模拟延时和模拟衰减通常采用多路开关控制延迟线的方法实现,由于模拟电路存在温度漂移、器件老化影响、抗干扰性能差等缺点,从而使得输入信号质量下降,线路越长,噪声的积累也就越多.以现场可编程门阵列Vertex-5系列的FPGA为核心,研究了数字化回波模拟器总体设计方案,综合利用了模数转换、数字下变频DDC、数字延迟衰减等技术,实现了雷达引信机射频信号的延迟衰减精确可调,完成了频率、功率信号的实时测量,简化了回波模拟器硬件结构,提高了系统集成度和可靠性.     

集成电路静电放电模拟器校准与测量不确定度

集成电路静电放电模拟器是微电子元器件可靠性筛选的重要设备,通过模拟静电放电对器件的抗静电能力进行筛选.本文在分析静电放电模拟器工作原理的基础上,利用高频电流探头和高速率采样示波器实现了对模拟器的校准.文章还并结合校准实例,对测量不确定度进行了评定.     

基于C8051F340船舶模拟器采集卡设计

针对船舶模拟器中采集卡存在的安装烦琐、可扩展性和通用性差、成本高、维护不便等缺点,设计了1种以C8051F340单片机为核心的船舶模拟器的采集卡.分析了驾驶台各控制量并详细介绍了该采集卡的硬件结构和软件设计.硬件采用外围电路通过SPI或者I2C方式与单片机连接的方式,易于扩展,简化电路;软件方面,输入信号均通过中断方式...     

飞行轨迹模拟器的设计与实现

描述了飞行轨迹模拟器的概念和作用,提出了基于DSP的模拟器总体设计方案,设计了模拟器指令输入输出电路,串口通信电路。分析了模拟器中发射坐标系至大地直角坐标系至大地坐标系的坐标转换模型,最后给出了多次循环自动测试需求背景的模拟器软件流程。     

片上网络互连串扰故障模型的研究及改进

片上网络NoC(network-on-chip)做为微系统芯片SoC(system-on-chip)的一种拓展,结构规模巨大,内部互连复杂,在高速通信时的线间串扰故障也越来越严重。对NoC的通讯模型和结构做了介绍,阐述了包括NoC在内的高速互连电路串扰型故障的基本测试原理,并使用HSPICE仿真验证了相关机理和MA故障模型的正确性,对MT故障模型在上升态和下降态攻击线互为奇模串扰时受害线受到的串扰影响提出质疑,并对HT故障模型进行了改进。改进后的HT故障模型去掉了冗余项,使其在原有基础上更加简化。