使用SystemC2.0进行SoC设计建模仿真

系统级建模是大规模集成电路设计的一个重要阶段,它实现了设计从文本规范向功能实现的过渡,传统方法中一直使用硬件描述语言(HDL)来完成系统级建模,其弊端在于建模的效率低不适应如今SoC设计的要求。SystemC作为一种基于C 语言的新型硬件设计语言较已有的HDL语言在系统级建模、软硬件协调设计方面更具优势,因此也更适用于SoC的设计建模,该文介绍了SystemC的最新版本SystemC2．0的使用特点以及如何利用其进行SoC顶层设计的方法,并通过对一个短消息平台的建模实例说明如何具体使用SystemC2．0,通过与传统方法的比较可以得出结论,SystemC可以迅速有效地实现SoC系统级的建模。     

基于SystemC的片上网络系统级建模研究

传统的硬件描述语言不适合复杂的基于片上网络的SoC系统级建模,作为IEEE 标准的SystemC语言,比已有的HDL语言在系统级建模与软硬件协同设计方面具有优势,更适合于SoC系统级建模.文中讨论了片上网络特点,分析了SystemC适应于片上网络建模的优点,并使用SystemC构建了一个片上网络的系统级仿真模型.该片上网络采用环行拓扑,基于存储-转发的路由,由链路和路由器构成.该模型可以方便地完成对片上网络多个参数进行修改,完成性能验证.     

使用SystemC验证库进行随机验证

SystemC是一种适用于SoC顶层设计的新型硬件设计语言,SystemC验证库是SystemC标准库的一个增补库,用以增强SystemC在SoC顶层验证的能力,本文对SystemC及其验证库进行了简要介绍,重点说明了如何使用SystemC验证库进行随机测试.     

一种高效结构的多输入浮点加法器在FPGA上的实现

传统的多输入浮点加法运算是通过级联二输入浮点加法器来实现的,这种结构不可避免地使运算时延和所需逻辑资源成倍增加,从而越来越难以满足需要进行高速数字信号处理的需求。本文提出了一种适合在FPGA上实现的浮点数据格式和可以在四级流水线内完成的一种高效多输入浮点加法器结构,并给出了在Xilinx公司Virtex系列芯片上的测试
试数据。     

快速浮点加法器设计研究

浮点加法器处于浮点处理器的关键路径,为提高浮点加法器的速度,对浮点加法器的关键部分进行了研究：采用了预测执行,并行运算技术。引用混合加法器,前导“1”检测采用快速的LOPV电路实现,混合加法器由输出选择电路对“ lulp”操作进行合并,提高了运算速度,这些技术在双精度FPU和24位浮点DSP中应用得到了理想的效果。     

快速浮点加法器的全定制设计

描述了一个流水线运行的、符合IEEE 75 4单精度浮点标准的加法器的全定制设计。该浮点加法器的设计基于SMIC 1 .8V 0 .1 8μm 1p6mCMOS工艺 ,将应用于高性能 32位CPU的浮点运算单元中。该设计在研究快速实现算法结构的基础上 ,采用全定制的电路及版图设计方法 ,提高了浮点加法器的工作速度 ,降低了芯片功耗 ,并通过减少芯片面积 ,有效降低芯片量产时的成本     

浮点加法运算器前导1预判电路的实现

提出了一种应用于浮点加法器设计中前导1预判电路(LOP)的实现方案。此方案的提出是针对进行浮点加减运算时,尾数相减的结果可能会产生若干个头零,对于前导1的判断将直接影响规格化左移的位数而提出的。前导1的预判与尾数的减法运算并行执行,而不是对减法结果的判断,同时,并行检测预判中可能产生的1位误差,有效缩短了整个加法器的延时。LOP电路设计采用VHDL语言门级描述,已通过逻辑仿真验证,并在浮点加法器的设计中得到应用。     

基于流水线结构的浮点加法器IP核设计

浮点加法运算是浮点运算中使用频率最高的一种运算.本文采用了五级加法器流水线结构,并使用Verilog HDL硬件描述语言对其进行编码.利在使用SMIC 0.18um CMOS工艺库进行综合,工作频率能达到500MHz.     

VLIW数字信号处理器64位可重构加法器的设计

描述了一款适用于超长指令字数字信号处理器的64位加法器的设计。该加法器高度可重构,可以支持2个64位数据的加法运算、4个32位数据的加法运算、8个16位数据的加法运算以及16个8位数据的加法运算。它结合了Brent-Kung对数超前进位加法器和进位选择加法器的优点,使得加法器的面积和连线减少了50%,而延时与加法器的长度的对数成正比。仿真结果表明,在典型工作条件下,采用0.18μm工艺库标准单元,其关键路径的延时为0.83ns,面积为0.149mm2,功耗仅为0.315mW。     

快速浮点加法器的FPGA实现

讨论了3种常用的浮点加法算法，并在VirtexⅡ系列FPGA上实现了LOP算法。实验结果表明在FPGA上可以实现快速浮点加法器，最高速度可达152MHz，资源占用也在合理的范围内。     

SoC设计中支持软硬件划分的虚部件库设计

在传统的软硬件协同设计中，硬件采用的是RTL描述(用硬件设计语言HDL描述)，而软件通常采用C或者C 语言进行描述，这种语言描述的不一致会加大协同验证仿真的难度，从而导致系统设计过程的反复。文章提出了一种基于WISHBONE总线协议标准的用SystemC语言描述的虚部件库设计与管理方法，可以降低SoC系统设计的复杂度，从而加快SoC系统设计的过程。     

基于Verilog HDL到SystemC编译中头文件嵌套关系的研究

随着大规模集成电路的快速发展,软硬件的协同设计和验证技术变得越来越重要,其中硬件语言Verilog HDL和软件语言SystemC之间的编译转换问题也变得热门.本文研究在Verilog HDL到SystemC编译语义转化中,等效生成SystemC头文件的嵌套关系问题.首先提出问题模型,然后利用构造依赖树的算法设计解决问...     

集成电路设计的系统级描述语言SystemC

人们提出了软件硬件协同设计的设计方法，以克服传统的将软件和硬件分开的设计方法对于SOC的设计存在的缺陷。SyStenlC是顺应这种发展趋势而产生的系统级描述语言。它是一种通过类对象扩展和基于C／C 的建模平台，支持系统级软硬件协同设计、仿真、验证、软硬件协同设计的系统级描述语言。本文介绍了系统级描述语言SySternC在集成电路设计中的应用，讨论了基于SyStemC的集成电路设计的设计流程、设计优势及其发展趋势。     

SoC中基于OCP-SystemC的虚部件库设计研究

在传统的软硬件协同设计中,硬件采用的是RTL描述(用硬件描述语言HDL描述),而软件通常采用C或者C++语言进行描述,这种语言描述的不一致会加大协同验证仿真的难度,从而导致系统设计过程的反复。文章提出了一种基于OCP-SystemC的虚部件库设计方法,将其应用在设计实现的SOC-CDE软硬件协同设计环境中。在虚部件库设计中,使用SystemC来描述虚部件的功能(行为),同时采用OCP协议对虚部件进行接口和性能方面的封装,以满足利用软硬件划分的结果所构建的虚部件级SoC系统仿真与评价的需要。     

基于SystemC的嵌入式系统设计

本文提出了一种基于SystemC的嵌入式系统设计方法，SystemC是OSCI（Open SystemC Initiative)组织制定和维护的一种开放源代码的C＋＋建模平台，提供支持硬件建模和仿真的C＋＋类库及相应的仿真内核，SystemC消除了一直存在于系统级设计和硬件设计之间的语言隔阂，支持在整个嵌入式系统设计流程内使用C＋＋来统一描述硬件和软件，基于C＋＋的系统功能定义能够方便有效地映为硬件实现部分和软件实现部分，该方法同传统的设计方法相比更加灵活和有效。     

AMBA2.0总线RTL、CC与PVT级模型的实现

介绍了利用SystemC语言设计与完整实现AMBA2．0总线协议，在自下而上RTL，CC与PVT级的过程中用到模型设计的流程、框图、最终的测试方案与结果。该文特色在于打破了传统单一层次系统建模的局限，充分利用SystemC这个仿真平台将AMBA总线系统模型建立在不同的系统描述层次上，建立了一套跨层次的系统模型，使系统具备了很强的描述性。由于该系统模型提供了不同层次的系统仿真能力，在实践中具有很强的应用价值，而且在方法学上也提供了跨层次系统仿真建模的实例。     

基于面向方面编程的硬件设计空间搜索方法

作为面向对象程序设计语言后继的新一代编程语言,面向方面程序设计语言早先主要应用于软件设计领域。基于AspecC++和SystemC,本文提出了一种新的在系统层次构建硬件模块原型的方法。该方法可以用于硬件系统的快速设计空间搜索。本文以一个32位加法器的例子显示了该方法的有效性。     

基于SystemC的AADL软构件仿真代码转换技术

目前,AADL在任务关键和安全关键嵌入式领域有着良好的应用.如何在设计阶段对AADL模型进行仿真,并根据仿真结果迭代构造和精化设计模型,以尽早发现设计模型中存在的问题,保障设计模型的质量,进而减少系统开发的代价,是目前急需解决的技术挑战.SystemC是一种软硬件协同仿真的系统描述语言,由此提出了AADL软构件到Sys...