改进的大规模集成电路测试方法

为了提高大规模集成电路可测性设计（Design For Test,DFT）的故障覆盖率,减少测试时间,通过分析自我测试（Self-Testing Using MISR and Parallel SRSG,STUMPS）方法中的测试机制,找出了其测试效果不理想的原因,提出了改进型的大规模集成电路的测试方法,用C语言编写了故障模拟程序,并且在ISCAS’85标准测试电路上进行了验证。     

面向低功耗BIST 的VLSI 可测性设计技术

随着手持设备的兴起和芯片对晶片测试越来越高的要求，内建自测试的功耗问题引起了越来越多人的关注，本文对目前内建自测试的可测性设计技术进行了分析并对低功耗的VLSI可测性设计技术的可行性和不足分别进行了探讨。在文章的最后简单介绍了笔者最近提出的一种低功耗的BIST结构。     

基于BIST的编译码器IP核测试

介绍了用于IP核测试的内建自测试方法（BIST）和面向测试的IP核设计方法,指出基于IP核的系统芯片（SOC）的测试、验证以及相关性测试具有较大难度,传统的测试和验证方法均难以满足。以编译码器IP核为例,说明了基于BIST的编译码器IP核测试的基本实现原理和具体实现过程,通过加入测试外壳实现了对IP核的访问、隔离和控制,提高了IP核的可测性。     

一种减少BIST测试资源的高级寄存器分配算法

在高级综合阶段考虑电路的可测性有许多优点，包括降低硬件开销，减少性能的下降，并达到更高的测试效率等。本文提出了一种基于伪随机可测性方法的寄存器分配算法，来减少内建自测试（BIST）所带来的硬件开销。在基准电路上的实验结果表明：与其它BIST测试综合方法相比较，采用本论文所提的方法进行测试综合对测试资源占用最多可以降低46.8%.     

基于分组网络结构NoC的BIST串扰测试方法

针对大规模NoC芯片设计中BIST测试时间长和消耗面积大的问题,提出一种测试NoC内switch间互连线串扰的BIST方法。对于互连线工作在1 GHz以下的大规模NoC,电容耦合是影响串扰的主要因素。通过并行测试结构,同时对几条受害线进行测试,有效减小了测试时间和电路面积。从理论角度对所提方法的测试时间和功率损耗进行了分析,以3×3 mesh结构的NoC为例,验证了所提方案和理论分析的正确性。     

基于LFSR优化的BIST低功耗设计

在BIST(内建自测试)过程中,线性反馈移位寄存器作为测试矢量生成器,为保障故障覆盖率,会产生很长的测试矢量,从而消耗了大量功耗.在分析BIST结构和功耗模型的基础上,针对test-per-scan和test-per-clock两大BIST类型,介绍了几种基于LFSR(线性反馈移位寄存器)优化的低功耗BIST测试方法,设计和改进可测性设计电路,研究合理的测试策略和测试矢量生成技术,实现测试低功耗要求.     

基于双模式LFSR的低功耗BIST结构

传统的BIST结构中,由于LFSR产生大量的测试矢量在测试过程中消耗了大量的功耗。为了减少测试矢量的数目而不影响故障覆盖率,我们提出了一种新的基于双模式LFSR的低功耗BIST结构。首先介绍了功耗模型和延迟模型的基础知识,然后给出了用于生成双模式LFSR的矩阵,并介绍了解矩阵方程式的算法。随后说明了新的BIST结构和用于矢量分组的模拟退火算法。最后,基于Benchmark电路的实验证明这种结构可以在不降低故障覆盖率的同时减少70％的功耗。     

基于LFSR优化的BIST低功耗设计

在BIST(内建自测试)过程中,线性反馈移位寄存器作为测试矢量生成器,为保障故障覆盖率,会产生很长的测试矢量,从而消耗了大量功耗。在分析BIST结构和功耗模型的基础上,针对test-per-scan和test-per-clock两大BIST类型,介绍了几种基于LFSR(线性反馈移位寄存器)优化的低功耗BIST测试方法,设计和改进可测性设计电路,研究合理的测试策略和测试矢量生成技术,实现测试低功耗要求。     

异构多核DSP芯片的可测性设计

本文介绍了一款异构多核DSP芯片的可测性设计实现,包含存储器内建自测试、存储器修复、扫描链设计、测试压缩和全速扫描测试。文章首先对芯片架构和可测性设计难点进行了介绍,并制定了全芯片可测性设计的策略,随后介绍了具体的实现,最后给出了覆盖率结果。实验结果表明该设计的测试覆盖率符合工程应用要求。     

数字集成电路故障测试策略和技术的研究进展

IC制造工艺的发展，持续增加着VLSI电路的集成密度，亦日益加大了电路故障测试的复杂性和困难度。作者在承担相应研究课题的基础上，综述了常规通用测试方法和技术，并分析了其局限性。详细叙述了边界扫描测试(BST)标准、可测性设计(DFT)思想和内建自测试(BIST)策略。针对片上系统(SoC)和深亚微米(VDSM)技术给故障测试带来的新挑战，本文进行了初步的论述和探讨。     

基于March C-算法的SRAM BIST电路的设计

针对某SOC中嵌入的8K SRAM模块,讨论了基于March C-算法的BIST电路的设计.根据SRAM的故障模型和测试算法的故障覆盖率,研究了测试算法的选择、数据背景的产生,并完成了基于March C-算法的BIST电路的设计.实验证明,该算法的BIST实现能大幅提高故障覆盖率.     

一种新型低峰值功耗的BIST设计研究

随着手持设备的兴起和芯片对晶片测试的要求越来越高,内建自测试的功耗问题引起了越来越多人的关注。文章对目前内建自测试的可测性设计技术进行了分析,并提出了折叠种子优化降低节点峰值功耗的模型,通过调整种子结构和测试向量的相关性的办法来避免过高的SoC测试峰值功耗。采取了屏蔽无效测试模式生成、提高应用测试向量之间的相关性以及并行加载向量等综合手段来控制测试应用,使得测试时测试向量的输入跳变显著降低,从而大幅度降低节点的峰值功耗。实验结果表明,该方案可以有效地避免BIST并行执行可能带来的过高峰值功耗。     

基于March X算法的SRAM BIST的设计

针对LS-DSP中嵌入的128kb SRAM模块,讨论了基于March X算法的BIST电路的设计.根据SRAM的故障模型和测试算法的故障覆盖率,讨论了测试算法的选择、数据背景的产生:完成了基于March X算法的BIST电路的设计.128kb SRAM BIST电路的规模约为2000门,仅占存储器面积的1.2%,故障覆盖率高于80%.     

一种基于扫描结构的混合模式BIST的低功耗设计

针对扫描结构混合模式BIST的特点,文章提出了一种利用双模式LFSR和新型折叠控制器相结合的方法来对基于扫描结构的混合模式BIST电路进行低功耗优化设计,从而达到降低待测电路功耗的目的.     

逻辑内建自测移相器的设计与优化

逻辑内建自测(Logic BIST)测试结构是今后系统芯片(SOC)设计中芯片测试的发展方向。由于LFSR(线性反馈移位寄存器)生成的伪随机序列的高相关性导致故障覆盖率达不到要求，采用移相器可以降低随机序列的空间相关性，提高Logic BIST的故障覆盖率。本文分析了移相器的数学理论并提出了移相器设计与优化算法。该算法可以得到最小时延与面积代价下的高效移相器。     

一种嵌入式RAM的BIST设计

本文分析了嵌入式RAM的传统测试方法和内建自测试(BIST)方法,提出了一种新的BI ST设计方案,该设计方案具有测试生成快,节约测试成本等优点.     

Decentralized BIST Methodology for System Level Interconnects

This paper presents an architecture for the local generation of global test vectors for interconnects in a multiple scan chain environment. A unified BIST module is inserted as the gateway for each scan chain to transform the hierarchy of backplane, boards, and scan chains into a one-dimensional array of scan chains. The BIST modules are identical for all the scan chains except for the programmable personalized memories. The personalized memory contains a scan stage type table for the test generation, response compression, and driver contention avoidance. It also contains a scan chain identification number which serves as the seed for the generation of globally distinct serial vectors. The proposed methodology achieves 100% coverage on stuck-at and short faults.     

一种新型混合模式BIST的低功耗设计

本文提出了一种基于折叠集的test-Der-clock结构的混合模式BIST设计方案,并且进行了低功耗的整体优化设计.该设计方案在电路结构上利用双模式LFSR将两部分测试生成器有机的进行了结合,针对伪随机测试序列与折叠测试序列两部分采用了不同的措施来优化测试生成器的设计,从而达到降低被测电路功耗的目的.     

基于March C＋算法的SRAMBIST设计

为了增加存储器测试的可控性和可观测性,减少存储器测试的时间和成本开销,在此针对LEON处理器中的32位宽的SRAM进行BIST设计。采用MarchC＋算法,讨论了SRAM的故障模型及BIST的实现。设计的BIST电路可以与系统很好的相连,并且仅增加很少的输入／输出端口。仿真结果证明,BIST的电路的加入在不影响面积开销的同时,能够达到很好的故障覆盖率。     

Two-Dimensional Test Data Compression for Scan-Based Deterministic BIST

In this paper a novel architecture for scan-based mixed mode BIST is presented. To reduce the storage requirements for the deterministic patterns it relies on a two-dimensional compression scheme, which combines the advantages of known vertical and horizontal compression techniques. To reduce both the number of patterns to be stored and the number of bits to be stored for each pattern, deterministic test cubes are encoded as seeds of an LFSR (horizontal compression), and the seeds are again compressed into seeds of a folding counter sequence (vertical compression). The proposed BIST architecture is fully compatible with standard scan design, simple and flexible, so that sharing between several logic cores is possible. Experimental results show that the proposed scheme requires less test data storage than previously published approaches providing the same flexibility and scan compatibility.