64位流处理器中运算群的设计与验证

流处理器作为新型高性能处理器,能够高效地处理32位流程序.但是对于64位流处理器的设计,由于VLSI技术的限制,存在着很多挑战.运算群作为流处理器的核心运算部件,在整个流处理器中起着重要作用.运算群部件设计的好坏直接关系到流处理器的性能.本文以典型的流处理器为模型,说明了64位流处理器中运算群的设计技术,并对其功能进行了模拟验证,达到了预期效果.     

可配置数据处理引擎OptimoDE技术的研究

嵌入式设备竞争激烈的产品市场,要求能更快、更有效地进行数字处理器的设计。论文对ARM公司全新的OptimoDE设计技术进行了研究。OptimoDE设计技术是一种可配置的数据处理引擎和工具集,它采用VLIW(超长指令字)体系结构,用户可自主配置数字处理器的资源,通过在线仿真,生成高效的嵌入式专用处理器系统。文章分析了OptimoDE的实现原理,给出了设计与集成的方法,并对应用实例进行了性能分析。研究表明,OptimoDE技术是一种高效方便的设计方法,代表了目前嵌入式产品设计的发展趋势。     

加密专用处理器指令集设计

源码分析技术是一种重要的专用处理器设计方法,用于定位程序运行的瓶颈所在.通过新颖的细粒度源码分析技术,针对加密应用,扩展的开源可扩展处理器OR1K指令集以协处理器的方式和主处理器紧密耦合,可以获得相比传统设计方法更高的效率和更好的性能.实验结果表明,指令扩展后的处理器相比原处理器在增加较少芯片面积消耗的情况下处理效率提高为扩展前的1.78倍.     

可重配置处理器的体系结构级功耗模型与分析

按照可重配置处理器的体系结构建立并实现功耗模型;模型对处理器的电路级特性进行抽象,基于体系结构级属性和工艺参数进行静态峰值功耗估算,基于性能模拟器进行动态功耗统计,并实现三种条件时钟下的门控技术;可重配置处理器与超标量通用微处理器相比,在性能方面获得的平均加速比为3.59,而在功耗方面的平均增长率仅为1.48;通过实验还说明采用简单的CC1门控技术能有效地降低可重配置系统的功耗和硬件复杂度;该模型为可重配置处理器低功耗设计和编译器级低功耗优化研究奠定了基础。     

龙芯3号处理器多核虚拟化技术

MIPS 处理器是精简指令集（RISC）处理器中的一个重要代表,通常应用于嵌入式系统中.近年来,随着MIPS处理器性能的大幅度提升,其应用渐渐扩展到了高性能服务器领域.龙芯3号处理器是MIPS架构的典型代表.在目前的服务器研究领域中,多核技术是一项重要的技术指标,而虚拟化技术是另一项重要的技术指标.当前,虽然虚拟化技术得到了快速发展,但是龙芯3号处理器上的虚拟化技术却鲜有成果.基于龙芯3号处理器的多核虚拟化技术面临许多问题,虚拟多核架构结构复杂、核间通信方式难以模拟等都会为龙芯3号处理器上的多核虚拟化带来困难.分析了多核龙芯3号处理器的硬件结构以及物理多核的核间中断通信方式,在此基础上介绍了龙芯3号处理器上多核虚拟化关键技术.主要在多核处理器虚拟化总体架构设计、虚拟多核结构设计以及虚拟多核的核间通信方式等方面进行了讨论.实验的结果表明,在龙芯3号处理器上,该多核虚拟化方法具有良好的效果.     

高性能网络处理器同时多线程结构设计与研究

网络带宽的快速增长使得网络的瓶颈由带宽逐渐变成了节点设备。网络处理器则通过良好的体系结构设计和专门针对网络处理优化的部件，为上层提供了一个良好的可编程环境。系统级模拟是在制造芯片前设计现代网络处理器的有效方法。本文基于专用的网络处理器测试基准和处理器模拟器设计了适合于网络处理的同时多线程结构，它结合了指令级并行和线程级并行的优点，经过测试获得了高性能。同时分析了线程个数对系统性能和处理器面积的影响，并根据综合评价函数选择了优化的线程数为6。     

龙芯2号同时多线程处理器的软硬件接口设计

随着生产工艺的提高,芯片上能集成越来越多的晶体管,多线程技术也逐步成为一种主流的处理器体系结构技术,而多线程处理器的软硬件接口也就成为急需解决的问题.在分析同时多线程的软件需求的基础上,提出龙芯2号同时多线程处理器的软硬件接口协同设计解决方案,给出相应的操作系统实现方案.同时,在Linux 2.4.20的基础上实现了龙芯2号同时多线程处理器相应的操作系统.通过运行SPEC CPU2000等测试程序进行性能评测,充分说明实现软硬件接口的龙芯2号同时多线程处理器极大地提高了多进程负载的性能.分析和设计方案不仅适用于同时多线程处理器,而且对于片内多核处理器的设计也有借鉴作用.     

RISC指令集众核处理器功能验证与实现

众核技术已成为当前处理器体系结构发展的必然趋势,如何对众核处理器设计进行有效而充分的验证,成为当今IC设计验证领域的研究热点之一,也是众核处理器芯片能否成功流片的关键因素之一。目前工业界采用基于仿真的验证作为主要的验证方式,重点介绍了以覆盖率为导向的RISC众核处理器的功能验证环境的整体设计,提出了“被动式”的验证思想,并采用“软硬件协同验证”的策略,最终达到每条指令都比对通过的验证目标,辅以后期阶段所引入的时序验证策略和功耗评估策略,完整地提出了一套芯片验证平台搭建和验证功能实现的方法流程。     

Engineering design of the Convex C2

The Convex C220 and C240 supercomputers are a family of 64-bit multiprocessors, tightly coupled through a shared main memory. Each processor contains an integrated vector processor. All processor features, including the vector processor, are controlled by a microcoded instruction set. The system is implemented in 100 K emitter-coupled logic, with a cycle time of 40 ns. The author shows some of the real-life problems faced by the design team and relates their approach to resolving them. He begins by comparing the C2 family to its predecessor, the C1. He describes the processes of product definition and technology selection, staffing and organizing the design team, and the design tool set. He examines the problems that arose during the execution of the initial concept     

多核处理器及其对系统结构设计的影响

多核技术成为当今处理器技术发展的重要方向,已经是计算机系统设计者必须直面的现实。从计算机系统结构的角度探讨了同构与异构、通用与多用等多核处理器的类型,分析了典型多核处理器的微结构、工艺等结构特点,讨论了多核处理器对计算机系统结构设计带来的挑战。     

基于NIOS的SCSI应用系统设计

介绍一种基于可编程片上系统和处理器软核技术的SCSI应用系统的设计方案,其应用系统控制核心选用了基于NIOS软核的微处理器,将SCSI控制单元的外部主机处理器,DMA数据通道控制和数据缓存控制逻辑等集成在1片FPGA上实现,在能充分利用逻辑器件资源的同时,使得设计更紧凑、灵活、高速和可靠。     

Cache-conscious frequent pattern mining on modern and emerging processors

Algorithms are typically designed to exploit the current state of the art in processor technology. However, as processor technology evolves, said algorithms are often unable to derive the maximum achievable performance on these modern architectures. In this paper, we examine the performance of frequent pattern mining algorithms on a modern processor. A detailed performance study reveals that even the best frequent pattern mining implementations, with highly efficient memory managers, still grossly under-utilize a modern processor. The primary performance bottlenecks are poor data locality and low instruction level parallelism (ILP). We propose a cache-conscious prefix tree to address this problem. The resulting tree improves spatial locality and also enhances the benefits from hardware cache line prefetching. Furthermore, the design of this data structure allows the use of path tiling, a novel tiling strategy, to improve temporal locality. The result is an overall speedup of up to 3.2 when compared with state of the art implementations. We then show how these algorithms can be improved further by realizing a non-naive thread-based decomposition that targets simultaneously multi-threaded processors (SMT). A key aspect of this decomposition is to ensure cache re-use between threads that are co-scheduled at a fine granularity. This optimization affords an additional speedup of 50%, resulting in an overall speedup of up to 4.8. The proposed optimizations also provide performance improvements on SMPs, and will most likely be beneficial on emerging processors.     

基于ARM的嵌入式网络收音机的设计

研究了一种基于ARM处理器的嵌入式网络收音机的设计方案。该系统以ARM处理器及其外围模块为硬件平台,以嵌入式Linux为操作系统,以Mplayer为网络播放软件,实现了嵌入式网络收音机的全部功能。以嵌入式技术来实现网络收音机,是一个设计技术的创新。该设计有较高的科研价值和极好的市场应用前景。     

Design configuration selection for hard-error reliable processors via statistical rules

Lifetime reliability is becoming a first-order concern in processor manufacturing in addition to conventional design goals including performance, power consumption and thermal features since semiconductor technology enters the deep submicron era. This requires computer architects to carefully examine each design option and evaluate its reliability, in order to prolong the lifetime of the target processor. However, the complex wear-out mechanisms which cause processor failure and their interactions with varying microarchitectural configurations are still far from well understood, making the early optimization for chip reliability a challenging problem. To address this issue, we investigate the relationship between processor reliability and the design configuration by exploring a large processor design space in this paper. We employ a rule search strategy to generate a set of rules to identify the optimal configurations for reliability and its tradeoff with other design goals.     

基于网络处理器的系统设计中的几个问题

随着计算机和通信网络的快速发展,网络设备对性能和灵活性的要求越来越高,网络处理器(NP)通过对芯片的优化设计和提供可编程性平衡了这两方面的要求。由于网络处理器是一种新型的处理器,基于NP的系统设计不同于传统的基于通用处理器、ASIC/FPGA技术或单纯的嵌入式系统的开发,涉及到更多的设计目标(性能、灵活性、成本等)的优化问题。应分析NP的结构特点和对应用系统开发的影响,并考虑网络通信系统发展趋势,建立模块化和标准化的通信系统。     

采用LonWorks技术设计基于主机的智能节点

采用LonWorks现场总线技术设计基于主机的智能节点。节点采用AT89C51单片机为主处理器,神经元芯片3150为从处理器。主处理器负责对模拟信号和数字信号的采集,从处理器负责节点的通信和数据的转发。该节点在测控现场有很大的应用价值。     

面向伺服机器人内部通信的CAN总线节点设计

为简化伺服机器人内部通信结构,增强机器人通信能力,提升处理速度,解决多轴协调控制问题,本文介绍了一种基于NIOSII处理器和FPGA(Field Programmable Gate Array)的用于伺服机器人内部通信的CAN总线节点的设计方法。采用可编程技术和32位高性能NIOSII处理器,以Verilog HDL硬件描述语言实现CAN总线控制器,在一片FPGA芯片内实现了CAN总线节点设计。充分利用NIOSII微处理器的高速运算能力和FPGA逻辑功能由硬件电路实现,计算速度快(纳秒级)的能力,大大简化实际电路,提高了机器人内部通信的灵活性,增强了通信能力。实验表明,该设计的CAN总线节点性能可靠且能代替传统伺服机器人中常使用的专用微控制器芯片,满足伺服机器人中的通信需求。     

基于ARM处理器的PC/104总线嵌入式计算机的设计

本文介绍了基于ARM处理器的PC/104总线嵌入式计算机的构成,对ARM实现PC/104总线嵌入式计算机技术进行了研究。最后,描述了用ARM处理器替代X86在工业控制领域应用的方法和具体设计。     

一种多核动态可重配置处理器设计

动态可重配置技术因其所具有的高性能，低功耗和高度灵活性等特点，已经成为研究的热点。本文从动态可重配置处理器技术的基本概念，产生背景，实现方案分类等方面进行了介绍。提出了一种多核动态可重配置处理器设计方案。并简述了该技术目前存在的问题，展望了未来的研究方向。     

面向容错计算机的仲裁系统的设计与实现*

为了解决传统仲裁机制故障覆盖率和故障诊断成功率低的问题,针对容错计算机,提出了一种基于仲裁处理器的仲裁机制,并设计了仲裁系统和仲裁算法.其中仲裁处理器使用三模冗余系统和芯片级的容错设计技术,仲裁算法采用分级方式,同时采用自检测和心跳监测相结合的故障监测机制,有效地解决了单点故障和检测成功率低的问题.最后通过故障注入方式验证了仲裁系统的可用性.