低功耗10位100MHz流水线A/D转换器设计

介绍了一个10位100 MHz,1.8 V的流水线结构模/数转换器（ADC）,该ADC运用相邻级运算放大器共享技术和逐级电容缩减技术,可以大大减小芯片的功耗和面积。电路采用级联1个高性能前置采样保持单元和4个运放共享的1.5位/级MDAC,并采用栅压自举开关和动态比较器来缩减功耗。结果显示,在输入频率达到奈奎斯特频率范围内,整个ADC的有效位数始终高于9位。电路使用TSMC 0.18μm 1P6 M CMOS工艺,在100 MHz的采样频率下,功耗仅为45 mW。     

低功耗10位30MS/s流水线A/D转换器

基于0.18μm CMOS混合信号工艺,设计了一个低功耗10位30 MS/s流水线A/D转换器.通过优化各级采样电容和运放(0TA)偏置电流,以及使用动态比较器,大大降低了整体功耗.采用增益自举开关,以减少开关非线性;引入数字校正技术,以提高转换精度.当采样时钟频率为32 MHz、输入信号频率为16 MHz时,信噪失真比(SNDR)为59 Db,无杂散动态范围(SFDR)为71 Db.AD(:核心电路版图面积为0.64 mm2,功耗仅为32 Mw.     

一种10位50 MSPS CMOS流水线A/D转换器

介绍了一种CMOS流水线结构高速高精度A／D转换器，该器件具有50MHz工作频率和10位分辨率。设计采用双采样技术，提高了有效采样率；由于运用了冗余数字校正技术，可以采用低功耗的动态比较器。对转换器的单元结构进行了优化，并对主要电路进行了分析。     

用于10位100 MS/s流水线A/D转换器的采样保持电路

设计了一个用于10位100 MHz采样频率的流水线A/D转换器的采样保持电路。选取了电容翻转结构;设计了全差分套筒式增益自举放大器,可以在不到5 ns内稳定在最终值的0.01%内;改进了栅压自举开关,减少了与输入信号相关的非线性失真,提高了线性度。采用TSMC 0.25μm CMOS工艺,2.5 V电源电压,对电路进行了仿真和性能验证,并给出仿真结果。所设计的采样保持电路满足100 MHz采样频率10位A/D转换器的性能要求。     

一个高性能低功耗10位30MS/s流水线A/D转换器

介绍了一个10位30M采样率流水线A/D转换器，通过采用运放共享技术和动态比较器，大大降低了电路的功耗. 在采样保持电路中使用一种新颖的自举（bootstrap）开关，减小了失真，使得电路在输入信号频率很高时仍具有很好的动态性能. 还提出了一种新的偏置电路结构，为增益提高运放提供了一个稳定且精确的偏置，使得增益提高运放具有较大的电压摆幅. 在30MHz采样时钟，29MHz输入信号下测试，可以得到9.16bit有效位的输出，在输入信号为70MHz时，仍然有8.75bit有效位. 电路积分非线性的最大值为0.     

14位20 MS/s CMOS流水线A/D转换器

介绍了一种14位20 MS/s CMOS流水线结构A/D转换器的设计.采用以内建晶体管失配设置阈值电压的差分动态比较器,省去了1.5位流水线结构所需的±0.25 VR两个参考电平;采用折叠增益自举运算放大器,获得了98 dB的增益和900 MHz的单位增益带宽,基本消除了运放有限增益误差的影响;采用冗余编码和数字校正技术,降低了对比较器失调的敏感性,避免了余差电压超限引起的误差.电路采用0.18 μm CMOS工艺,3.3 V电源电压.仿真中,对频率1 MHz、峰值1 V的正弦输入信号的转换结果为:SNDR 85.6 dB,ENOB 13.92位,SFDR 96.3 dB.     

一种高线性度14位40 MS/s流水线A/D转换器

设计了一个14位40 MHz、100 dB SFDR、1.8 V电源电压的流水线A/D转换器(ADC).采用增益自举密勒补偿两级运放,可在保证2 Vpp差分输出信号摆幅的前提下获得130dB的增益,有效地减小了运放有限增益的影响;同时,采用冗余位编码技术和动态比较器,降低了比较器失调电压的设计难度和功耗.该设计采用UMC 0.18 μm CMOS工艺,芯片面积为2mm×4 mm.仿真结果为:输入满幅单频9 MHz的正弦信号,可以达到100 dB SFDR和83.8 dBSNDR.     

一种低功耗14位10MS/s流水线A/D转换器

基于0.6μm BiCMOS工艺,设计了一个低功耗14位10MS/s流水线A/D转换器.采用了去除前端采样保持电路、共享相邻级间的运放、逐级递减和设计高性能低功耗运算放大器等一系列低功耗技术来降低ADC的功耗.为了减小前端采样保持电路去除后引入的孔径误差,采用一种简单的RC时间常数匹配方法.仿真结果表明,当采样频率为10MHz,输入信号为102.5kHz,电源电压为5V时,ADC的信噪失真比(SNDR)、无杂散谐波范围(SFDR)、有效位数(ENOB)和功耗分别为80.17dB、87.94dB、13.02位和55mW.     

一种嵌入式12位300 MHz D/A转换器

设计了一种用于高速频率合成器的12位300 MHz采样率嵌入式低功耗D/A转换器.该D/A转换器采用4+4+4分段式编码结构,用0.35 μm 2P4M CMOS工艺实现,整个模块面积仅为1.3 mm×1.2 mm.测试结果表明,在300 MHz采样率下,输出信号频率为30 MHz时,无杂散动态范围为64.22 dB,电路功耗仅为136 mW.     

一种用于10位100 MSPS流水线A/D转换器的CMOS线性采样开关

分析了影响CMOS模拟开关性能的主要因素，针对10位100 MHz采样频率A／D转换器对输入信号动态特性的要求，设计了一种适合在3．3V电源电压下工作的CMOS全差分自举开关采样电路。基于0．35μm标准CMOS数模混合工艺，在Cadence环境下采用Hspice对电路进行了模拟。模拟结果显示，其无杂散动态范围达到95 dB，满足了A／D转换器采样保持电路对输入信号高动态范围的要求，也保证了电路的可靠性。     

12位100 MS/s流水线A/D转换器的参考电压缓冲器

分析了参考电压精度对流水线A/D转换器性能的影响,并通过Matlab建模仿真,得到了12位流水线A/D转换器对参考电压精度的要求,即参考电压精度要达到10位以上.提出了一种新型的参考电压缓冲器结构,通过增加两个静态比较器,有效地提高了缓冲器的精度.采用SMIC 0.35 μm 3.3 V CMOS工艺,为一个12位100 MHz采样频率的流水线A/D转换器设计了电压值为1.65 V±0.5 V的参考电压输出缓冲器.Hspice后仿真结果显示,各个工艺角下,缓冲器可将干扰对1 V的差分输出的影响控制在0.35 mV以内.该缓冲器可以达到10位以上精度,能够满足12位100 MS/s流水线A/D转换器的设计要求.     

10位100 MHz CMOS流水线A/D转换器

介绍了一种10位100 MS/s流水线A/D转换器的设计方法,采用增益提升技术,实现了增益为100 dB和单位增益带宽为1.2 GHz的高性能跨导运算放大器.改进了系统的延时单元,能够准确地锁存输出信号,减少噪声的影响.仿真结果表明,整个系统的有效位数提高了0.5位.整个系统基于TSMC 0.18 μm CMOS工艺进行仿真,结果表明,整个电路的各个工艺角在温度为-20℃～85℃下均能满足100 MHZ采样率流水线A/D转换器的要求.     

一种12位400 MHz电流开关型D/A转换器的设计

基于TSMC 0.25μm工艺、采用电流开关结构,设计了一个3.3 V 12位400 M采样率的D/A转换器。在电路中,设计了一种新的电压限幅结构,从而使其具有较好的动态性能。该D/A转换器在1 MHz输入信号下,无杂散动态范围(SFDR)达到83.75 dB;在12.5 MHz输入信号下,可获得70 dB的SFDR;在不同温度和工艺corner下,仿真得到的电路性能也都能达到上述指标。     

99.1 mW 12位40 MSPS流水线A/D转换器

设计并实现了一种12位40 MSPS流水线A/D转换器,并在0.18 μm HJTC CMOS工艺下流片.芯片工作电压为3.3 V,核心部分功耗为99.1 mW.为优化ADC功耗,采用多位/级的系统结构和套筒式运放结构,并采用逐级按比例缩小的设计方法进一步节省功耗.测试结果表明,A/D转换器的DNL小于0.46 LSB,INL小于0.86 LSB;采样率为40 MSPS时,输入19.1 MHz信号,SFDR超过80 dB,SNDR超过65 dB.     

一种用于流水线A/D转换器的低功耗采样/保持电路

文章介绍了一种适用于10位20MS／s流水线A／D转换器的采样／保持（S／H）电路。该电路为开关电容结构，以0．6μm DPDM CMOS工艺实现。采用差分信号输入结构，降低对共模噪声的敏感度，共模反馈电路的设计稳定了共模输出，以达到高精度。该S／H电路采用低功耗运算跨导放大器（OTA），在5V电源电压下，功耗仅为5mW。基于该S／H电路的流水线A／D转换器在20MHz采样率下，信噪比（SNR）为58dB，功耗为49mW。     

一种10位40 MHz两步式A/D转换器

提出了一种基于两步转换法(5 6)的高速高精度A/D转换器体系结构,其优点是可以大幅度降低芯片的功耗及面积。采用这种结构,设计了一个10位40 MHz的A/D转换器,并用0.6μm BiCMOS工艺实现。经过电路模拟仿真,在40 MHz转换速率,1 V输入信号(Vp-p),5 V电源电压时,信噪比(SNR)为63.3 dB,积分非线性(INL)和微分非线性(DNL)均小于10位转换器的±0.5 LSB,电源电流为85.4 mA。样品测试结果:SNR为55 dB,INL和DNL小于10位转换器的±1.75 LSB。     

用于带数字校正12位40MS／s流水线ADC的MDAC电路及数模接口

设计了一个用于40 MHz采样率,12位精度流水线A/D转换器第一级的MDAC电路.该电路采用高增益带宽积的增益自举放大器,在3.5 pF负载电容下,可以在8 ns内稳定在最终值的0.01%;设计了低失调、低回踢噪声比较器.蒙特卡罗分析表明,失调电压小于7 mV.电路采用SMIC 0.35 μm/3.3 V CMOS工艺,用于一个带数字校正的流水线A/D转换器.在MDAC中加入一个D/A接口电路,可以在不引入过多模拟电路的前提下,配合数字校正部分完成其校正功能.