VLSI architecture for low latency radix-4 CORDIC

The CORDIC algorithm, originally proposed using nonredundant radix-2 arithmetic, has been refined in terms of throughput and latency with the introduction of redundant arithmetic and higher radix techniques. In this paper, we propose a pipelined architecture using signed digit arithmetic for the VLSI efficient implementation of rotational radix-4 CORDIC algorithm, eliminating z path completely. A detailed comparison of the proposed architecture with the available radix-2 architectures shows the latency and hardware improvement. The proposed architecture achieves latency improvement over the previously proposed radix-4 architecture with a relatively small hardware overhead. The proposed architecture for 16-bit precision was implemented using VHDL and extensive simulations have been performed to validate the results. The functionally simulated net list has been synthesized for 16-bit precision with 90 nm CMOS technology library and the area-time measures are provided. This architecture was also implemented using Xilinx ISE9.1 software and a Virtex device.     

基于FPGA的CORDIC算法的改进及实现

介绍了CORDIC算法的基本原理,分析了其具体计算方法。针对利用CORDIC流水线实现FFT蝶形运算耗费资源多的问题,依据CORDIC计算迭代系数的方法改进了CORDIC流水线的结构形式,使其适应FFT算法。选用ALTERA公司CycloneII系列的EP2C35F672C6来实现整个FFT处理器,并对设计进行了时序仿真和硬件仿真。通过比较,计算结果与设计基本一致。     

基于FPGA的可配置FFT_IFFT处理器的设计与实现

设计实现了一种用于P2P移动无线通信手持终端产品。该设计采用优化的单碟形4路并行结构,兼容802.11g协议,可配置完成64点、256点、1 024点的FFT-IFFT处理器,设计以Xilinx公司的Virtex-2系列的XC22V500芯片为硬件平台。通过大量实际信号与数据的联合调试,表明了设计的正确性及实用性。     

基于FPGA和改进CORDIC算法的NCO设计与实现

将CORDIC算法传统实现中的象限转换从输出转移到输入进行处理,简化了电路逻辑.针对CORDIC算法的流水线结构做出增大映射分区的改进,省去了流水线的第一级,减少了流水线结构内旋转角的一位数据宽度.在FPGA中仿真并实现了基于该改进CORDIC算法的NCO.仿真结果有良好的精度,证明了该方案的可行性.     

基于FPGA的FFT处理器的研究与设计

本文利用频域抽取基四算法,运用灵活的硬件描述语言-Verilog HDL作为设计主体.设计并实现一套集成于FPGA内部的FFT处理器.FFT处理器的硬件试验结果表明该处理器的运算结果正确,并且具有较高运算速度.该方法具有设计简单灵活,体积小等优点,可用于雷达处理、高速图像处理和数字通信等应用场合.     

正交三角函数的CORDIC实现

本文首先介绍COBDIC算法和正交调制的基本原理,对基于流水线的CORDIC内核及前处理单元做了详细分析.给出了一种基于流水线的CORDIC算法来产生正交函数的信号发生器,在传统CORDIC算法的基础之上,通过采用流水线技术,优化参数,具有很高的精度和很快的速度,使设计出的硬件能够在精度要求较高的场合中使用.用Verilog HDL对其编程设计,进行功能仿真和时序仿真,及硬件下载,结果表明该信号发生器具有很好的实用性.     

基于FPGA的变速跳频通信处理器的设计与实现

基于软件无线电体系结构,在传统常规跳频系统的基础上,引入变速跳频机制,设计了一种变速跳频系统方案。结合常规跳频系统的设计方法,完成了变速跳频系统中各关键模块的设计,并利用Xilinx公司推出的用于数字信号处理的系统生成器(system generator)设计工具,在现场可编程门阵列(FPGA)平台上对系统中的核心变速跳频通信处理器模块进行建模设计和仿真验证,仿真实验结果表明,该方案设计合理可行,对变速跳频系统的设计开发具有一定的参考价值。由于采用面向模型的开发工具System Generator,相比于传统的语言开发设计过程,可大大缩短开发周期,节约成本。     

CORDIC算法在正余弦函数中的应用及其FPGA实现

正余弦函数在工程实现中应用很广泛。常用的查找表方法实现简单,但占用存储器资源较多,计算精度与存储容量的矛盾比较突出;传统的CORDIC（坐标旋转数字计算）方法虽占用存储资源少,但硬件资源消耗大,且输出时延长。鉴于此,提出一种改进型的CORDIC算法,将查找表和CORDIC算法相结合,完成了该算法的设计仿真和基于FPGA的硬件测试;结果表明该算法能够利用少量硬件资源和部分存储资源,实现较高的计算精度和较低的输出时延。     

无线局域网中CORDIC算法的应用与FPGA实现

随着无线技术的发展,人们对无线网络的需求越来越大。特别是近几年来,在局域网通信中,Wi Fi技术的引入以及其地位的不断提高,引起人们对无线局域网通信中传输速度的研究不断深入。而在对其探索与设计中,对于信号的偏移角度值的计算(CORDIC)也一直进行着调整与优化。因此,本文以无线局域网中利用CORDIC算法实现数字控制振荡器(NCO)作为研究重点,并利用FPGA对其进行实现与分析。     

一种CORDIC算法的FPGA实现

CORDIC算法是实现快速精确的正、余弦函数计算的主要方法,在工程实际中有着广泛应用.在研究正、余弦函数运算的CORDIC算法简单状态机实现和高速全流水处理机实现的基础上,提出了一种单精度浮点数正、余弦函数运算的优化实现方案,并在ALTERA公司的FPGA上实现.结果表明,相比较单精度浮点数正、余弦函数运算的CORDIC算法简单状态机实现,该实现方案不仅计算速度快,而且硬件资源消耗增加少,达到了单精度浮点数正、余弦函数运算硬件实现上速度与资源占用的平衡.     

基于FPGA的频谱分析处理器设计与应用

本文介龆了数字接收机ICS554的结构,使用其中的FPGA完成频谱分析处理器的设计工作.整个设计采用流水方式,提高了系统时钟频率,对数据完成了缓存、加窗、快速傅立叶变换处理.实验结果表明此处理器高速地实现了频谱分析功能,满足实时信号处理要求.     

基于CORDIC算法的高精度浮点超越函数的FPGA实现

提出了一种新的输入输出浮点处理单元硬件架构,将数据从CORDIC算法内部格式转换为处理器能够支持的IEEE754标准浮点数据格式。输入数据支持2种不同的角度单位浮点数据直接输入,同时,硬件模块还直接支持超过360°的大角度数据输入。在Altera公司NiosⅡ处理器系统中以用户自定义指令的形式实现了该浮点硬件计算模块,并通过C语言程序验证了该模块的正确性。     

VGA汉字显示的FPGA设计与实现

VGA是显示器接口的一种工业标准.以往大多采用通用处理器控制VGA接口来实现汉字及其它信息的显示,但是以通用处理器为核心的体系结构不易修改,体积偏大,不适合小型便携式设备的设计.由于FPGA具有可重构、体积小等优势,采用FPGA来控制VGA的汉字显示.依据VGA的显示原理,提出了一种基于Xilinx Spartan-3的彩条信号显示方法,并利用FPGA内部的块RAM,实现了VGA的汉字显示.实验结果表明,由FPGA来控制汉字的显示,达到了预期的效果,克服了通用处理器的弊端.     

VLSI design and implementation of a real-time image segmentation processor

Image segmentation is a crucial part of machine vision applications. In this paper a system to perform real-time segmentation of images is presented. It uses a real-time segmentation VLSI chip that is based on a gradient relaxation algorithm and is designed using the Path Programmable Logic design methodology developed at the University of Utah. The system design considerations, system specifications, and an input/output format for the chip are discussed. The actual design of the chip is given that uses pipeline methodology to achieve real-time performance with a compact VLSI layout. The implementation of the segmentation system is presented and the segmentation chip and the overall system are evaluated with regard to real-time performance and segmentation results.This work was supported in part by Grant ISI-856-0393 from the National Science Foundation.     

基于FPGA的差分跳频信号处理器的设计与实现

针对工程应用要求,采用软件无线电的体系结构,设计了一种具有宽带-软跳频特点的差分跳频通信系统方案。在现场可编程门阵列(FPGA)通用硬件平台上,采用Xilinx公司推出的用于数字信号处理的系统生成器(system generator for DSP)设计工具,对系统的核心模块差分跳频信号处理器进行了建模设计,并仿真验证了方案的可行性和设计的正确性,对差分跳频通信系统的工程设计具有一定的参考价值。采用基于模型的设计方法,避开了传统基于HDL语言编程的设计方法,使整个设计工作更加简单、高效,大大缩短系统的开发周期,节约成本。     

一种CORDIC算法的FPGA实现

在数字化中频接收机中,为了实现相干解调,接收端的数控振荡器需要产生一个本地相干载波,其频率和相位必须与发送端载波的频率和相位严格保持一致,因此需要用到arctan函数计算相位差。研究了一种基于CORDIC算法计算arctan函数的方法,提出了基于CORDIC算法实现arctan函数运算的硬件流水线实现结构,并在芯片上进行仿真实现,仿真结果表明,其输出误差较小,与理论值基本一致,利用其可实现数字载波同步中鉴相、鉴频功能。     

CORDIC算法在FPGA中的实现

CORDIC算法是在许多角度计算方面有着广泛应用的经典算法,通过考虑FPGA的结构、精度局限和速度要求,采用流水线技术(pipeline),在FPGA上用CORD IC算法实现了对于大吞吐量数据的向量倾角的计算,并对实际应用中内部步骤寄存器精度的选取给出了较为详细的方法。     

FIR数字滤波器设计及其FPGA实现

以FPGA为硬件平台,利用FPGA的DSP开发工具DSP Builder对数字滤波器进行建模设计及系统模型仿真,生成VHDL工程文件,编制相应顶层文件,使其符合滤波器硬件系统。利用QuartusⅡ对项目进行综合、编译和调试,生成原理图模块和RTL电路图。通过对5 kHz方波信号进行仿真滤波,并将VHDL下载到硬件系统中进行硬件实现,有效地提取到5 kHz的正弦信号。实验结果表明,该设计很好地达到了FIR滤波器的性能,为数字滤波器的设计与实现提供了新的途径和方法。     

An FPGA implementation for neural networks with the FDFM processor core approach

This paper presents a field programmable gate array (FPGA) implementation of a three-layer perceptron using the few DSP blocks and few block RAMs (FDFM) approach implemented in the Xilinx Virtex-6 family FPGA. In the FDFM approach, multiple processor cores with few DSP slices and few block RAMs are used. We have implemented 150 processor cores for perceptrons in a Xilinx Virtex-6 family FPGA XC6VLX240T-FF1156. The implementation results show that the 150 processor cores for 32-32-32 input–hidden–output layer perceptrons can be implemented in the FPGA using 150 DSP48 slices, 185 block RAMs and 9676 slices. It runs in 242.89 MHz clock frequency, and a single evaluation of 150 nodes perceptron can be performed 1.65 × 10⁷ times per second.     

A novel implementation of radix-4 floating-point division/square-root using comparison multiples

A new implementation for minimally redundant radix-4 floating-point SRT div/sqrt (division/square-root) with the recurrence in the signed-digit format is introduced. The implementation is developed based on the comparison multiples idea. In the proposed approach, the magnitude of the quotient (root) digit is calculated by comparing the truncated partial remainder with 2 limited precision multiples of the divisor (partial root). The digit sign is determined by investigating the polarity of the truncated partial remainder. A timing evaluation using the logical synthesis (Synopsys DC with Artisan 0.18 μm typical library) shows a latency of 2.5 ns for the recurrence of the proposed div/sqrt. This is less than of the conventional implementation.