基于ARM SoC的FPGA原型验证

ARM是目前SoC设计中应用最为广泛的高性价比的RISC处理器,FPGA原型验证是SoC有效的验证途径,FPGA原型验证平台能以实时的方式进行软硬件协同验证,从而可以缩短SoC的开发周期,提高验证工作的可靠性,降低SoC系统的开发成本.     

基于FPGA的ARM SoC原型验证平台设计

基于FPGA的验证平台是SoC有效的验证途径,在流片前建立一个基于FPGA的高性价比的原型验证系统已成为SoC验证的重要方法。ARM嵌入式CPU是目前广泛应用的高性价比的RISC类型CPU核,文中主要描述了以FPGA为核心的ARM SoC验证系统的设计实现过程,并对SoC设计中的FPGA验证问题进行了分析和讨论。     

LTE基站中PDSCH高效并行计算的FPGA实现

提出一种第三代合作伙伴(3GPP)长期演进(LTE)基站中下行共享信道(PDSCH)中比特级信号处理并行计算方案,其并行运算是基于现场可编程门阵列(FPGA)的。由于下行控制信道中数据流量相对下行共享信道偏少,为了保证控制信道与共享信道下行数据的时序对齐,并且最大程度上节省硬件资源,以满足LTE系统测试要求,必须采用并行计算的处理方式。采用VHDL语言在Xilinx公司的Virtex-6系列FPGA芯片内成功对该方案进行了验证,并对其进行优化。     

基于ARCA3 CPU的嵌入式SoC的FPGA原型验证

基于FPGA的验证是SoC功能验证的有效途径,建立一个基于FPGA的原型验证系统已成为SoC验证的重要方法.ARCA3是一种高性能、低功耗,国产的嵌入式微处理器.在ARCA3和AMBA架构上集成存储器控制器等IP核和外设,构建一个嵌入式SoC,并在FPGA上实现SoC的原型验证系统和软硬件协同验证环境.在FPGA原型机上运行Bootloader和操作系统,验证整个系统硬件的可操作性和软硬件之间的交互.基于FPGA的原型验证系统的实现可以快速验证基于ARCA3的各种抽象层次的IP核和开发基于ARCA3的软件应用.     

基于ARM7TDMI的SoC芯片的FPGA验证平台设计

针对片上系统(SoC)开发周期较长和现场可编程门阵列(FPGA)可重用的特点,设计了基于ARM7TDMI处理器核的SoC的FPGA验证平台,介绍了怎样利用该平台进行软硬件协同设计、IP核验证、底层硬件驱动和实时操作系统设计验证.使用该平台通过软硬件协同设计,能够加快SoC系统的开发.整个系统原理清晰,结构简单,扩展灵活、方便.     

基于ARM7TDMI的SoC的FPGA验证平台的设计

针对片上系统(SoC)开发周期较长和现场可编程门阵列(FPGA)可重用的特点,设计了基于ARM7TDMI处理器核的SoC的百万门级FPGA验证平台。介绍了怎样设计平台并利用该平台进行IP核验证、底层硬件驱动和实时操作系统及高层应用软件的验证。使用该平台能够基本验证SoC系统的设计,并加快SoC系统的开发。整个系统原理清晰,结构简单,扩展灵活、方便。     

一种基于RS485总线的SoC产品测试平台的设计

介绍了一种以ARM高性能微处理器为核心,基于RS485总线的SoC产品自动化批量测试平台的设计方案.在对测试平台整体设计思路进行概述之后,介绍了其硬件组成及软件设计方法.经测试和实际运行表明,该测试平台能满足多种SoC产品的测试要求,能广泛应用于多种SoC产品的自动化批量测试中,提高生产效率,降低生产成本.     

基于OpenCL的Smith-Waterman算法硬件加速研究

生物序列分析由于其数据的海量性、分析算法的多样性和复杂性,因此其对运算平台以及软件工具有着很高的要求。在生物序列分析领域中,文中针对序列比对所采用的经典算法即Smith-Waterman算法在FPGA加速平台下的性能进行研究,利用开放运算语言OpenCL进行异构平台的硬件加速设计。通过利用Smith-Waterman算法的波前特性,在硬件设计层面上实现算法在运算过程中的高度并行化,弥补了在CPU单一平台下只能进行串行运算的不足。通过对大量不同样本序列的测试表明,利用算法的波前特性,针对短序列比对,FPGA的运算速度最高能达到CPU的4倍。     

基于FPGA的无线传感器网络SoC验证平台设计

基于FPGA的验证平台是SoC有效的验证途径,在流片前建立一个基于FPGA的高性价比的原型验证系统已成为SoC验证的重要方法。针对8位无线传感器网络SoC的设计要求,提出了一种高度集成化的FPGA功能验证平台。描述了以FPGA为核心的SoC验证系统的设计实现过程,并对SoC设计中的FPGA验证问题进行了分析和讨论。该验证平台结构简单,扩展灵活,提高了功能验证的效率和自动程度,缩短了开发周期,保证了SOC设计的可靠性。     

FABSYN: floorplan-aware bus architecture synthesis

As system-on-chip (SoC) designs become more complex, it is becoming harder to design communication architectures to handle the ever increasing volumes of inter-component communication. Manual traversal of the vast communication design space to synthesize a communication architecture that meets performance requirements becomes infeasible. In this paper, we address this problem by proposing an automated approach for floorplan-aware bus architecture synthesis (FABSYN) to synthesize cost-effective, bus-based communication architectures that satisfy the performance constraints in a design. Our synthesis approach incorporates a high-level floorplanning and wire delay estimation engine to evaluate the feasibility of the synthesized bus architecture and detect bus cycle time violations early in the design How, at the system level. We present case studies of network communication SoC subsystems for which we synthesized bus architectures, detected and eliminated timing violations, and generated core placements in a matter of hours instead of several days for a manual effort.     

Fully Pipelined Soft Vector Processor as a CPU Accelerator

FPGA based soft vector processing accelerators are used frequently to perform highly parallel data processing tasks. Since they are not able to implement complex control manipulations using software, most FPGA systems now incorporate either a soft processor or hard processor. A FPGA based AXI bus compatible vector accelerator architecture is proposed which utilises fully pipelined and heterogeneous ALU for performance, and microcoding is employed for reusability. The design is tested with several design examples in four different lane configurations. Compared with Central processing unit (CPU), Digital signal processor (DSP), Altera C2H tool and OpenCL SDK implementations, the vector processor improves on execution time and energy consumption by factors of up to 6.6 and 6.4 respectively.     

LotteryBus的设计与实现

为了提高SoC内部总线的性能,优化总线架构.文章提出了一种新颖的LotteryBus总线机制.通过将其与静态优先级及时分复用总线进行比较,介绍了它的特点及其仲裁机制.并且设计和实现了一个4-Masters的LottervBus用于龙芯SoC内部高速总线的改进,功能仿真和FPGA验证证明这一总线机制的可行性和正确性.     

基于FPGA的语音识别SoC系统解决方案

基于Actel CoreMP7低成本SoC开发验证平台,完成了以ARM7为核心控制器、马氏距离计算专用电路（MSAC）为协处理器的语音识别SoC的设计与验证。实验结果表明,该SoC系统在Actel ProASIC系列FPGA M7A3P1000上综合实现后,约占用M7A3P1000总资源的39．18％及1KB片内SRAM,完成整个语音识别算法性能比S3C44BOx（ARM7）平台上定点C程序提高了49．78％,充分证明了CoreMP7平台用于SoC设计的可行性和便捷性,以及主处理器配合硬件加速协处理器架构在信号处理领域的优势。     

16位中央处理器设计与现场可编程门阵列实现

为了自主开发中央处理器（Central Processing Unit，CPU），对16位CPU进行了研究，提出了以执行周期尽量最少的译码执行方式，采用Top-Down的方法进行设计，用硬件描述语言Verilog进行代码编写，并对编写的CPU代码进行仿真验证和现场可编程门阵列（Field Programmable Gate Array，FPGA）验证。结果表明，该CPU运行效率较INTEL等通用CPU有较大提高。该自主CPU可以作为IP核进行FPGA应用，也可进行SoC设计应用。     

基于FPGA的USB圭控芯片软硬件协同设计与验证

设计了一款采用PowerPC架构的USB1．1主机控制器芯片,并对该芯片进行软硬件协同验证。通过内嵌PowerPC和USB主机IP核的FPGA系统,辅以外部收发器电路、驱动、应用程序和文件系统,完成了对U-Disk和HID两类典型USB应用的测试,验证结果表明该USB主机芯片设计可以符合USB技术规范,并能和其他厂家的设备兼容。     

SoC based floating point implementation of differential evolution algorithm using FPGA

This paper presents floating point design and implementation of System on Chip (SoC) based Differential Evolution (DE) algorithm using Xilinx Virtex-5 Field Programmable Gate Array (FPGA). The hardware implementation is carried out to enhance the execution speed of the embedded applications. Intellectual Property (IP) of DE algorithm is developed and interfaced with the 32-bit PowerPC 440 processor using processor local bus (PLB) of Xilinx Virtex-5 FPGA. In the proposed architecture the algorithmic parameters of DE are scalable. The software and hardware implementation of the DE algorithm is carried out in PowerPC embedded processor and hardware IP respectively. The optimization of numerical benchmark functions and system identification in control systems are implemented to verify the proposed hardware SoC platform. The performance of the IP is measured in terms of acceleration gain of the DE algorithm. The optimization problems are solved by using floating point arithmetic in both embedded processor and hardware. The experimental result concludes that the hardware DE IP accelerates the execution speed approximately by 200 times compared to equivalent software implementation of DE algorithm on PowerPC 440 processor. Further, as a case study an Infinite Impulse Response (IIR) based system identification task on SoC using the developed hardware accelerator is implemented.     

一种新型多媒体SoC验证平台原理及其实现

提出了一种基于ADSP-BF537的新型多媒体SoC验证平台,以满足多媒体SoC音视频编解码功能模块的实时验证。介绍了整个平台的基本组成,以及BF537与SoC接口的软硬件设计;最后,以验证用于SoC的MP3硬件解码器模块为例,讨论了如何利用BF537,在多媒体SoC的FPGA原型内进行软硬件协同验证。该验证方案已经成功应用在深圳艾科创新微电子有限公司的一款多媒体SoC设计流程中。     

Toward Efficient Execution of RVC-CAL Dataflow Programs on Multicore Platforms

The increasing number of cores in System on Chips (SoC) has introduced challenges in software parallelization. As an answer to this, the dataflow programming model offers a concurrent and reusability promoting approach for describing applications. In this work, a runtime for executing Dataflow Process Networks (DPN) on multicore platforms is proposed. The main difference between this work and existing methods is letting the operating system perform Central processing unit (CPU) load-balancing freely, instead of limiting thread migration between processing cores through CPU affinity. The proposed runtime is benchmarked on desktop and server multicore platforms using five different applications from video coding and telecommunication domains. The results show that the proposed method offers significant improvements over the state-of-art, in terms of performance and reliability.     

软硬件协同设计语言System C在SoC设计中的应用

软硬件协同设计是未来VLSI设计的发展趋势.作为新的系统级VLSI设计标准,System C是一种通过类对象扩展的基于C/C++建模平台,支持系统级软硬件协同设计、仿真和验证.文章讨论了SystemC复杂芯片设计中的设计流程、设计优势,并给出具体设计实例.     

基于E语言的外部存储器接口的功能验证

在SoC设计中,传统功能验证方法已显示出其缺点,主要问题有：复杂验证场景难以构建;边缘情况难以覆盖。针对这些问题,业界提出了一种新的功能验证方法学——受限随机矢量生成的功能验证,该方法在满足约束条件的前提下,随机产生验证矢量。本文研究了受限随机矢量生成的功能验证在SoC设计中的应用,并以基于E语言和Specman验证平台验证了SoC芯片中的外部存储器接口,给出了具体的验证环境和验证步骤。验证结果表明,复杂验证场景和边缘情况的覆盖率均达到了100％。极大地提高了验证的效率和质量。