一种600V VDMOS终端保护环结构的设计

本文详细讨论了VDMOS终端保护环结构各部分,即保护环、保护环间隙和场板的作用及设计方法。结合600VVDMOS的外延电阻率和厚度,一种600VVDMOS终端保护环结构被成功设计出来。     

OptiX光网络通道保护环常见问题处理

通道保护环分两纤双向通道保护环和两纤单向通道保护环,最常见的是两纤单向通道保护环。文章在通道保护环的基础上结合通道保护环的常见故障原因,提出障碍定位的基本思路,并通过典型案例的分析巩固通道保护故障处理思路和方法。为描述方便,以下文中所说的通道保护环,皆为单向两纤通道保护环。     

SDH环形网

本文介绍了4种不同类型光纤自愈环路:二纤单向通道保护环、二纤双向通道保护环、四纤复用段共用保护环和二纤复用段共用保护环,并指出不同类型的环路适用于不同的应用场所(如接入网、中继网和长途网等),分析了选择保护环时需要考虑的各种因素。     

外保护环短路不能减小光电二极管暗电流

通过理论和实验证明了外保护环短路的光电二极管不仅不能减小暗电流,相反会增加暗电流。因此想用外保护环短路,以求减小光电二极管暗电流的方法是不可行的。其结果与预期的正好相反。     

基于保护环的ATM多播树自愈机制

本文提出了一种采用预设计的方法生成可恢复ＡＴＭ多播树的自愈机制,该机制考虑了多播树的任何单链路和单节点失效两种情况,多播树的所有链路都包含在不同的保护环中,点相邻的保护环通过不经过公共点的接通路径相连,节点检测到失效时,只需激活相应的保护环和接通路径即可。仿真结果验证了该机制的有效性和可靠性。     

跨局复用段保护环的割接

为克服由于传输线路中断或节点瘫痪而导致的业务中断,相邻两局传输网元间需要建立跨局复用段保护环,并共同进行一次割接。因是跨网管管理,需要在双方网管上添加对方网管的虚拟网元,组成完整的复用段保护环,使网络发生故障时业务能够尽快恢复,减少不必要的经济损失。     

功率集成电路中一种抗闩锁方法研究

在分析功率集成电路中闩锁效应的基础上,采取一种抗闩锁方法,即在高低压之间做一道接地的少子保护环.通过对环的电位、位置和宽度的研究,利用软件工具Tsuprem4和Medici进行模拟比较,并应用于实际版图中进行流片.这种保护结构可以将闩锁的触发电压提高一个数量级,在实际的闩锁静态测试中得到验证.     

基于保护环的ATM多播树自愈机制

本文提出了一种采用预设计的方法生成可恢复ATM多播树的自愈机制,该机制考虑了多播树的任何单链路和单节点失效两种情况.多播树的所有链路都包含在不同的保护环中,点相邻的保护环通过不经过公共点的接通路径相连.节点检测到失效时,只需激活相应的保护环和接通路径即可.仿真结果验证了该机制的有效性和可靠性.     

SDH环形网

本文介绍了４种不同鸫纤自愈环路；二纤单向通道保护环，二纤双向通道保护环，四纤复用段共用保护环和二纤复用段共同保护环，并指出不同类型的环路适用不同的应用场所，分析了选择保护环时需要考虑的各种因素。     

降低高阻寺探测器漏流的方法研究

系统地分析了高寺探测器漏电流产生的机理及其主要的影响因素,并采用工艺实验的手段具体研究了一种有效降低探测器漏电流的方法－－保护环结构。样品测试结果表明,保护环结构使探测器的漏电流降低了０．５￣１个量级。     

CMOS电路中抗Latch-up的保护环结构研究

闩锁是CMOS集成电路中的一种寄生效应,这种PNPN结构一旦被触发,从电源到地会产生大电流,导致整个芯片的失效。针对芯片在实际测试中发现的闩锁问题,介绍了闩锁的测试方法,并且利用软件Tsuprem4和Medici模拟整个失效过程,在对2类保护环(多子环/少子环)作用的分析,以及各种保护结构的模拟基础之上,通过对比触发电压和电流,得到一种最优的抗Latch up版图设计方法,通过进一步的流片、测试,解决了芯片中的闩锁失效问题,验证了这种结构的有效性。     

天线效应对LPNP管输出曲线的影响

天线结构是监控半导体工艺过程中等离子体损伤的一种典型结构,一般主要用来监控MOS器件栅氧的损伤。文中,该结构用来监控横向PNP(LPNP)管工艺过程中的发射极结损伤。实验发现,带天线结构的LPNP管的输出曲线容易出现翘曲现象,分析认为该异常不是由于发射极结损伤造成的,因为发射极结工艺过程中并没有受到损伤。同时发现该翘曲现象在LPNP管保护环接低电位时会消失,该低电位在很大范围内变化时,输出曲线基本一致,且输出曲线电流较保护环悬空时的电流整体偏大,在集电极电压较大时,输出电流和保护环悬空时的电流一致。     

A Novel Latch-Up Protection for Bulk-Silicon Scan Driver ICs of Shadow-Mask Plasma-Display Panel

This letter reports a low-cost and excellent latch-up protection technology for bulk-silicon scan driver ICs of shadow-mask plasma-display panel (SM-PDP) by integrating a 100-V lateral double-diffused (LD) MOS and a standard low-voltage (LV)-CMOS control circuit. The technology is implemented using an N+ guard ring in the LV-n-well, a P+ guard ring in the p-substrate near the LV-nMOS, and a deep high-voltage (HV)-n-well and a p-drift guard ring between the HV-nLDMOS and LV-CMOS circuits. The experiment results show that the latch-up in the LV-CMOS circuits is avoided when the scan ICs are applied with -340 V during the sustain periods.     

LDD design tradeoffs for single transistor latch-up and hot carrierdegradation control in accumulation mode FD SOI MOSFET's

An experimental study has been conducted of the design tradeoffs of fully-depleted (FD) accumulation mode Silicon-on-Insulator (SOI) MOSFET's with regard to hot carrier reliability, single transistor latch-up and device performance. Three drain designs were considered, using Large-Tilt-Angle Implantation (LATID) for the LDD formation. Structures incorporating 0° angle LDD implant, large angle LDD implant, and no LDD were fabricated, and their hot carrier reliability, single transistor latch-up voltage, and device performance in terms of drive current and speed were determined. Correct interpretation of the experimental results was aided by performing PISCES numerical simulations. It was found that the structure with the best hot carrier reliability (large angle LDD implant) has the worst case latch-up voltage, and the one with the worst hot carrier reliability (no LDD implant) has the best latch-up voltage. Overall good device performance with acceptable hot carrier reliability and latch-up voltage is obtained with the 0° angle LDD implant     

A simplified computer analysis for n-well guard ring efficiency in CMOS circuits

Based on solving the 2-D continuity and current transport equations for electrons injected into the substrate of a n-well CMOS, a quantitative evaluation of n-well guard ring efficiency in terms of the escape electron current is presented. Simulation results show that in the worst-case condition Auger recombination inherent in the heavily-doped substrate of epi-CMOS is responsible for the enhancement of n-well guard ring efficiency. Also, our simulations show that the substrate doping should be as high as possible and the epi-layer thickness should be as thin as possible. Thus a narrow well-type guard ring can be used in order to make efficient use of epi-CMOS for suppressing the escape electron current to a low level so as to preclude latch-up.     

平面型APD抑制边缘击穿的方法研究

雪崩光电二极管(APD)作为一种具有内部增益的光电探测器,被广泛地应用于光纤通信领域,其中平面型APD具有暗电流低、可靠性高等优点而被大量研究。但是平面型APD边缘处由于高电场易被提前击穿,影响器件性能。文章对抑制平面型APD边缘击穿的不同方法进行了综述,指出它们的结构差别,并重点介绍保护环法的原理及保护环各个参数的优化。     

Physical fundamentals of external transient latch-up and corrective actions

Detailed transient latch-up (TLU) analysis of external test structures show that a DC trigger does not necessarily reflect worst-case conditions. Furthermore, the classical guard ring latch-up protection approach fails for a transient trigger. In this contribution, the physical mechanism of TLU triggering is presented. The knowledge of physical phenomenons causing TLU triggering enables the derivation of design recommendations for integrated circuits.     

4H-SiC结型势垒肖特基二极管的制作与特性研究

本文设计制作了两种具有不同结构参数的4H-SiC结型势垒肖特基二极管,在制作过程中采用了两种制作方法：一种是对正电极上的P型欧姆接触进行单独制作,然后制作肖特基接触的工艺过程;另一种是通用的通过一次肖特基接触制作就完成正电极制作的工艺过程。器件制作完成后,通过测试结果比较了采用场限环作为边界终端与未采用边界终端的器件的反向特性,结果显示采用场限环有效地提高了该器件的击穿电压,减小了其反向电流。另外,测试结果还显示采用独立制作P型欧姆接触的工艺过程有效提高了4H-SiC结型势垒肖特基二极管的反向特性,其中P型欧姆接触的制作过程和结果也在本文中做出了详细叙述。     

全无机胶体量子点太阳能电池中少数载流子寿命测量

准确测量太阳能电池材料少数载流子寿命在电池研究生产中至关重要.利用开路电压衰减(OCVD)技术以ns光脉冲(光脉冲宽度8 ns、频率为10 Hz)作为激发光源,获到了全无机胶体量子点太阳能电池在不同温度(97 K～317 K)条件下的开路电压瞬态响应曲线.电池在低温(97 K～277 K)及高温(277 K～317 K...