2.4 GHz CMOS低噪声放大器的设计

设计了一个共源-共源共栅的两级低噪声放大器,并且在两级之间采用了串联谐振回路来提高电路的性能.该电路采用TSMC 0.18μm CMOS工艺,电源电压为1.8 V.仿真结果显示,在2.45 GHz的中心频率上,该电路能够提供26.92 dB的正向增益及很好的输入输出匹配,噪声系数为0.88 dB,功耗为14.49 mW,1dB压缩点为-9dBm.     

2.1GHz CMOS低噪声放大器

采用上海华虹NEC0.35μm标准CMOS工艺进行RFCMOS窄带低噪声放大器的设计和制作。测试结果表明,在2.1GHz时,输入驻波比1.1,输出驻波比1.5,增益18dB,噪声系数2.7dB,P-1dB输出功率9dBm。     

2.4 GHz、增益可控的CMOS低噪声放大器

介绍了一种基于 0 35 μmCMOS工艺、2 4GHz增益可控的低噪声放大器。从噪声优化、阻抗匹配及增益的角度详细分析了电路的设计方法 ,讨论了寄生效应对低噪声放大器性能的影响。仿真结果表明在考虑了高频寄生参数的情况下 ,低噪声放大器依然具有良好的性能指标 :在 2 4GHz工作频率下 ,3dB带宽为 6 6 0MHz,噪声系数NF为 1 5 8dB ,增益S2 1为 14dB ,匹配参数S11约为 - 13 2dB。     

0.18m CMOS工艺3.1～5.2GHz低噪声放大器

基于共源级联放大器的小信号模型,详细分析了宽带放大器的输入阻抗特性和噪声特性。利用MOS晶体管的寄生容性反馈机理,采用TSMC公司标准0.18μmCMOS工艺设计实现了单片集成宽带低噪声放大器,芯片尺寸为0.6mm×1.5mm。测试结果表明,在3.1～5.2GHz频段内,S11<-15dB,S21>12dB,S22<-12dB,噪声系数NF<3.1dB。电源电压为1.8V,功耗为14mW。     

2.4GHz CMOS全集成低噪声放大器的设计

应用台积电（TSMC）0．18μm CMOS工艺模型,设计了一种2．4GHz全集成低噪声放大器。通过ADS（Advanced Design System）软件对电路进行了优化设计,仿真结果表明在1．8V电源电压下,工作电流约为6mA,输入输出匹配良好,在2．45GHz的中心频率下,它的噪声系数（NF）为2．605dB,增益（s21）为20．120dB。     

5.6GHz CMOS低噪声放大器设计

分析了一种射频COMS共源-共栅低噪声放大器的设计电路,采用TSMC 90nm低功耗工艺实现。仿真结果表明:在5.6GHz工作频率,电压增益约为18.5dB;噪声系数为1.78dB;增益1dB压缩点为-21.72dBm;输入参考三阶交调点为-11.75dBm。在1.2V直流电压下测得的功耗约为25mW。     

0．18μm CMOS工艺3．1～5．2GHz低噪声放大器

基于共源级联放大器的小信号模型,详细分析了宽带放大器的输入阻抗特性和噪声特性.利用MOS晶体管的寄生容性反馈机理,采用TSMC公司标准0.18 μm CMOS工艺设计实现了单片集成宽带低噪声放大器,芯片尺寸为0.6 mm×1.5 mm.测试结果表明,在3.1～5.2 GHz频段内,S11<-15dB,S21>12dB,S22<-12 dB,噪声系数NF<3.1dB.电源电压为1.8V,功耗为14mW.     

1.8GHz 0.35mm CMOS低噪声放大器的实现

介绍了一种频率为1.8GHz的低噪声放大器(LNA)的设计方案,采用TSMC 0.35μm CMOS工艺实现,增益为25dB,噪声系数2.56dB,功耗≤10mW,IIP3为-25dB或5dBm。     

增益可控CMOS低噪声放大器

设计了采用SMIC0.18μm RF CMOS工艺的共源共栅NMOS结构的增益可变的差动式低噪声放大器。在考虑了ESD保护pad和封装寄生效应后,着重对低噪声放大器的输入阻抗匹配、增益以及共源共栅级联结构下的噪声系数、线性度等进行了一系列分析,并提出了优化措施。芯片测试结果表明:在1.56GHz中心频率下,-3dB带宽约为150MHz,输出最大电压增益为27dB,此时噪声系数NF约为2.33dB,IIP3约为4.0dBm,可变增益范围为7dB。在3.3V电源电压下消耗电流8.2mA。此设计方法可以应用到诸如GSM、GPS等无线接收机系统中。     

1.8V 5.2GHz差分结构CMOS低噪声放大器

无线接收机小型化及低成本的发展趋势,要求人们解决高集成度及低功率的问题,从而推动了将射频部分与基带电路部分实现单片集成的研究,我们给出了利用0．18μm CMOS工艺设计的5．2GHz低噪声放大器。在1．8v电压下,工作电流为24mA增益为15．8dB噪声系数为1．4dB。     

运用级间并联电感的级联CMOS低噪声放大器的优化设计

本文介绍了一种运用级间并联电感优化CMOS低噪声放大器的设计方法。传统的级联低噪声放大器可以从两级级联放大器的角度出发,视为共源级和共栅级的级联,由于共栅极的极好的隔离性,两级放大器可以分别设计。理论分析表明：在共源极和共栅极间引入级间匹配网络,即并联一个电感加强两极间的耦合,可以有效的改善低噪放的功率增益和噪声性能。文章最后用一个工作于5GHz的低噪放的设计实例,验证了理论分析的正确性。     

2.5Gb/s CMOS低噪声有源电感反馈跨阻放大器

分析各种结构前置放大器性能的基础上,给出了一个应用于2.5 Gbit/s光纤通信系统的,基于CMOS工艺的共栅结构跨阻放大器。为了减小输入等效噪声电流和提高带宽,采用了有源反馈和有源电感代替传统结构中的电阻反馈。测试结果表明,该电路具有61.8 dB的跨阻增益,2.01 GHz的带宽,输入等效噪声电流为9.5 pA/Hz～(1/2),核心电路功耗仅为3.02 mW。     

一种3.3 V 2-GHz CMOS低噪声放大器

介绍了一个针对无线通讯应用的2-GHz低噪声放大器(LNA)的设计。该电路采用标准的0.6μm CMOS工艺，电源电压为3．3V，设计中使用了多个片上电感。对低噪声放大器的噪声进行了分析，模拟结果显示，该电路能提供18dB的正向增益(S21)及良好的反向隔离性能(S12为-44dB)，功耗为33．94mW，噪声系数为2．3dB，IIP3为-4．9dBm。     

基于90nm CMOS工艺的60GHz射频接收前端电路设计

设计了一款用于中国60 GHz标准频段的射频接收前端电路。该射频接收前端采用直接变频结构,将59～64 GHz的微波信号下变频至5～10 GHz的中频信号。射频前端包括一个四级低噪声放大器和电流注入式的吉尔伯特单平衡混频器。LNA设计中考虑了ESD的静电释放路径。后仿真表明,射频接收前端的转换增益为13.5～17.5 dB,双边带噪声因子为6.4～7.8 dB,输入1 dB压缩点为-23 dBm。电路在1.2 V电源电压下功耗仅为38.4 mW。该射频接收前端电路采用IBM 90 nm CMOS工艺设计,芯片面积为0.65 mm2。     

2.4GHz可变增益CMOS低噪声放大器设计

设计了一款工作在2.4GHz的可变增益CMOS低噪声放大器,电路采用HJKJ0.18μm CMOS工艺实现。测试结果表明,最高增益为11.5dB,此时电路的噪声系数小于3dB,增益变化范围为0～11.5dB。在1.8V电压下,电路工作电流为3mA。     

0.2μm GaAs PHEMT3.1~10.6GHz宽带低噪声放大器设计

采用OMMIC公司提供的0.2μm GaAs PHEMT工艺(fT=60 GHz)设计并实现了一种适用于宽带无线通信系统接收前端的低噪声放大器。在3.1~10.6 GHz的频带内测试结果如下:最高增益为13 dB;增益波动<2dB;输入回波损耗S11<-11 dB;输出回波损耗S22<-16 dB;噪声系数NF<3.9 dB。5 V电源供电,功耗为120mW。芯片面积为0.5 mm×0.9 mm。与近期公开发表的宽带低噪声放大器测试结果相比较,本电路结构具有芯片面积小、工作带宽大、噪声系数低的优点。     

C波段低噪声放大器的设计

介绍了C波段低噪声放大器的设计和研制过程,并给出了研制结果.它采用平衡式电路结构来达到宽带、低噪声的性能.该放大器在5～6GHz的性能指标为:小信号功率增益GP≥30dB,增益波动△GP≤0.8dB,输出P-1≥10dBm,噪声系数NF≤1.0dB,输入驻波比≤1.2:1,输出驻波比≤1.2:1.     

2.9GHz 0.35μm CMOS低噪声放大器

随着特征尺寸的不断减小,深亚微米CMOS工艺其MOSFET的特征频率已经达到50Hz以上,使得利用CMOS工艺实现GHz频段的高频模拟集成电路成为可能,越来越多的射频工程师开始利用先进的CMOS工艺设计射频集成电路,本文给出了一个利用0．35μmCMOS工艺实现的2．9GHz单片低噪声放大器,放大器采用片内集成的螺旋电感实现低噪声和单片集成。在3伏电源下,工作电流为8mA,功率增益大于10dB,输入反射小于－12dB.