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高速CMOS预放大-锁存比较器设计 总被引:1,自引:2,他引:1
基于预放大-锁存理论,提出了一种带1级预放大器的高速CMOS锁存比较器电路拓扑结构;阐述了其传输延迟时间、回馈噪声和输入失调电压的改进方法。采用典型的0.35μm/3.3V硅CMOS工艺模型,通过Cadence进行模拟验证,得到其传输延迟时间380ps,失调电压6.8mV,回馈噪声对输入信号产生的毛刺峰峰值500μV,功耗612μw。该电路的失调电压和回馈噪声与带两级(或两级以上)CMOS预放大锁存比较器的指标相近,且明显优于锁存比较器。其功耗和传输延迟时间介于两种比较器之间.该电路可用于高速A/D转换器模块与IP核设计。 相似文献
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基于预放大锁存快速比较理论,提出了一种高速高精度CMOS比较器的电路拓扑.该比较器采用负载管并联负电阻的方式提高预放大器增益,以降低失调电压.采用预设静态电流的方式提高再生锁存级的再生能力,以提高比较器的速度.在TSMC0.18μm工艺模型下,采用Cadence Specture进行仿真.结果表明,该比较器在时钟频率为1GHz时,分辨率可以达到0.6mV,传输延迟时间为320ps,功耗为1mW. 相似文献
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传统比较器在其输入电压过高或过低时,输入MOS对管将进入截止区,从而使电路无法正常工作。本设计采用轨到轨放大器技术,使比较器在输入电压满摆幅时都能正常工作,增加了输入电压的范围。本文基于0.18μm COMS工艺完成电路的设计,并使用Spectre进行电路仿真。结果表明,在电源电压为1.8V时,电路静态功耗为360μW,电压比较精度为80μV,时延为13.2ns。 相似文献
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新型高速低功耗CMOS预放大锁存比较器 总被引:1,自引:0,他引:1
基于预放大锁存快速比较理论,提出了一种新型高速低功耗CMOS比较器的电路拓扑。采用典型的0.35μm/3.3 V硅CMOS工艺模型,用Cadence软件进行模拟仿真,比较器延迟时间为231 ps,比优化前降低了235 ps;其回馈噪声对输入信号和电阻串参考电压产生的毛刺峰值分别为6.35 mV和1.57 mV;电路功耗118.6μW。运用该结构的比较器具有快速过驱动恢复能力,大幅度提高了比较器的速度;能有效抑制其回馈噪声,功耗低,可用于高速低功耗A/D转换器模块的设计。 相似文献
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该文主要介绍了一个应用于12bit SAR ADC中的高精度比较器。基于预放大锁存理论,完成了预放大级、锁存比较级和输出缓冲级三个模块的设计。为达到所需比较器的精度,对预放大级进行优化设计,锁存比较级电路采用的是动态锁存结构,而输出缓冲级采用的是SR锁存电路。该比较器是在GSMC 0.18μm工艺下完成仿真设计的,经测试,在300M时钟下,比较器的分辨率为39μV。 相似文献
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提出了一种应用于逐次逼近模数转换器的高速高精度比较器。该比较器由2级预放大器、1级锁存比较器以及缓冲电路构成。在前置预放大器中采用共源共栅结构、复位和箝位技术,提高了比较器的精度和速度,降低了功耗。在锁存比较器中引入额外的正反馈路径,提高了响应速度,降低了功耗。将锁存比较器输入对管与锁存结构隔离,降低了踢回噪声的影响,提高了比较器的精度。比较器基于SMIC 0.18 μm CMOS工艺进行设计与仿真。仿真结果表明,在1.8 V电源电压、800 MHz时钟下,比较器的精度为50 μV,传输延迟为458 ps,功耗为432 μW,芯片面积仅为0.009 mm2。 相似文献
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提出了一种应用于低电源电压的改进型高速超低功耗双电流动态锁存比较器。在不增加电路复杂度的情况下,通过在传统双电流动态比较器中增加一条额外的放电途径,使得比较器能够快速地从复位状态进入到再生阶段,缩短了整个过程的延迟时间,更重要的是扩宽了输入共模范围,同时降低了延迟时间对共模输入电压的依赖性。电路基于SMIC 0.18 μm CMOS工艺进行设计与仿真,仿真结果表明,在时钟频率为1 GHz,输入电压差为5 mV时,延迟时间为294 ps,功耗仅为52 μW。 相似文献
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一种输入输出轨到轨CMOS运算放大器的设计 总被引:1,自引:0,他引:1
随着电源电压的日益降低,信号幅度不断减小,在噪声保持不变的情况下,信噪比也会相应地减小。为了在低电源电压下获得高的信噪比,需提高信号幅度,而输入输出轨到轨运算放大器可获得与电源电压轨相当的信号幅度。中文在理论分析了输入输出轨到轨CMOS运算放大器主要架构优缺点后,给出了一种新的输入输出轨到轨CMOS运算放大器的设计,该电路在华润上华0.18 μm工艺平台上流片验证。测试结果表明,输入范围从0到电源电压,输出范围从50 mV到电源电压减去50 mV,实现了输入输出轨到轨的目标。 相似文献
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基于CMOS工艺设计了一款轨到轨运算放大器,整体电路包括偏置电路、输入级、输出级以及ESD保护电路。电路中的输入级使用了一种全新的架构,通过一对耗尽型NMOS管作为输入管,实现轨到轨输入,同时在输入级采用了共源共栅结构,能够提供较高的共模输入范围和增益;在输出级,为了得到满摆幅输出而采用了AB类输出级;同时ESD保护电路采用传统的GGMOS电路,耐压大于2 kV。经过仿真后可知,电路的输入偏置电流为150 fA,在负载为100 kΩ的情况下,输出最高和最低电压可达距电源轨和地轨的20 mV范围内,当电源电压为5 V时能获得80 dB的CMRR和120 dB的增益,相位裕度约为50°,单位增益带宽约为1.5 MHz。 相似文献
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范国亮黄治华何峥嵘徐佳丽 《电子元件与材料》2022,41(10):1066-1071
随着电子系统对功耗和电源电压的要求日益严苛,传统差分输出放大器的输出幅度、速度和驱动能力等受到严重限制。针对该问题,提出了一种高速轨到轨输出差分放大器。通过采用“H”桥结构,在有限的功耗下可以实现大带宽和压摆率;采用静态电流精确可控的AB类输出级,实现了接近轨到轨的输出幅度和大输出驱动能力;采用三级放大结构实现100 dB以上的高增益;嵌套式密勒(Nested Miller)频率补偿保证了系统的稳定性,共模反馈电路则设置了合适的静态工作点保证电路可以正常工作。测试结果表明,提出的高速轨到轨输出差分放大器实现了0.5 mV量级的输入失调电压,0.2~4.8 V的输出幅度,400 MHz的-3 dB带宽和1300 V/μs的压摆率。 相似文献
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比较器在模数转换及其他模拟功能模块中都是非常重要的器件,其速度和精度直接影响模块的功能.采用SMIC 0.18 CMOS混合信号工艺,设计了一种轨到轨电压比较器,电路结构主要包括前置放大器、锁存器和输出缓冲电路,此外,采用一种β倍增的自偏置基准电路提供偏置电流.结果表明,在3.3V的供电电压下,提供共模范围为300 mV~3.3 V的信号,可分辨输入信号的最小频率为200 MHz,单级运放相位裕度大于60°,输出信号占空比为40%~60%,比较阈值约为10 mV,输入输出延时小于5 ns,功耗小于18 mW,版图面积小于200 μm× 150 μm.该比较器的失真较小,在整个输入信号范围内有较高的共模抑制比,较大限度地提高了电路的性能. 相似文献
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一种应用于PWM D类音频功率放大器的CMOS Rail-to-Rail比较器 总被引:2,自引:0,他引:2
提出了一种应用于CMOS D类音频功率放大器的Rail-to-Rail PWM比较器,其输入级为Rail-to-Rail结构,输出级为AB类输出。基于CSMC 0.5μm CMOS工艺的BSIM3V3 Spice模型,采用Hspice对PWM比较器的特性进行了仿真,典型模型下的直流开环增益为50dB,电源抑制比为52dB,ICMR为0.04V~4.98V,传输时延为24.5ns,版图有效面积为210×75μm2。由于PWM比较器的良好性能参数,所以其不仅适用于D类音频功率放大器,也能应用于各类低频数据转换电路。 相似文献
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文章介绍了一种高速电压差分比较器电路,该电路采用了两级运放结构。由前置预放大级和带复位端的闩锁输出级组成。该电路采用0.18μm工艺实现,对其进行了电路原理分析和HSHCE仿真。得到的仿真结果和波形说明该比较器具有速度快、精度高、功耗低的特点,适用于流水线结构的高速模数转换器。 相似文献