基于指令集模拟器的处理器建模与验证

介绍处理器仿真建模技术以及指令集模拟器在其中的应用,讨论处理器ISA, MA模型建立以及指令精确、时钟精确的指令集模拟器实现方法,提出一种基于多线程技术的调试器集成方法,介绍指令集模拟器在一款密码专用微处理器开发过程中的具体应用方法。     

VLIW架构处理器软件模拟器设计

分析VLIW架构处理器特点,设计周期级精确的指令集模拟器。模拟器被按照功能划分为若干具有规范接口的模块。通过修改、替换模块可快速构建新模型,具有较好的可扩展性。采用高效的二进制指令译码算法和JIT-CCS技术提高性能。实践表明,本模拟器在处理器设计过程中起到重要作用。     

VLIW处理器ISA建模与辅助软件优化技术

在基于VLIW结构的分组密码专用处理器设计过程中,研究了VLIW处理器的指令集体系结构建模技术.设计了一个指令精确的指令集模拟器,通过附加一个流水线相关及停顿统计模块,实现了周期精确的程序运行统计和流水线停顿统计.结合指令集模拟器、汇编器以及调试器,设计了一个面向VLIW处理器的辅助程序优化环境.利用模拟器和调试器来评估程序的指令级并行度以及资源占用情况,辅助程序开发者优化VLIW处理器程序,从而达到软硬件协作开发VLIW处理器指令级并行性的最终目的.     

在SystemC中用ISS构造处理器模型方法分析

讨论了在SystemC环境下，通过封装独立的处理器指令集模拟器来构造具有时钟精度粒度的处理器模型方法。对封装过程中SystemC模块与指令集模拟器之间的信息传递与时钟同步、软件调试器集成、SystemC进程的选择、进程的结构等问题进行了讨论，并分别针对指令精确和周期精确两种类型的指令集模拟器提出了相应的解决方法。     

周期精确ASIP仿真器生成环境的研究

周期精确仿真器是ASIP(专用指令集处理器)开发过程中的关键工具.介绍了一种由体系结构描述语言mtADL驱动的周期精确ASIP仿真器的快速生成环境.mtADL可以简洁精确地描述嵌入式领域最常见的2种微体系结构(简单流水线和Tomasulo动态调度流水线).仿真器生成器mtGEN能够根据mtADL的描述,自动生成周期精确的仿真器.介绍了mtGEN使用的自动生成算法.在实验部分,对5级流水MIPS、3级流水ARM7和动态调度MIPS这三种差异很大的处理器实现了周期精确仿真器自动生成,从而证明了方法的正确性和有效性.     

面向专用指令集处理器设计的软硬件协同验证

为提高专用指令集处理器设计中的验证效率和覆盖率,将专用指令集处理器的寄存器传输级设计验证与汇编器、指令集模拟器等软件开发工具的测试相结合,提出一种软硬件协同验证方法。该方法按照覆盖率要求由软件自动产生测试程序和数据,将利用汇编器产生的机器指令输入到指令集模拟器和硬件仿真工具分别进行软硬件仿真,通过软硬件仿真结果自动比对得出联合验证结果。实践证明,该方法能够有效提高验证效率和覆盖率,缩短验证周期。     

HR-2 DSP核的周期精度模拟器设计

HR-2(华睿2号)是核高基重大专项中面向雷达应用的一款高性能数字信号处理器。为了给HR-2 DSP核开发提供一款模拟器以进行性能评测和优化指导,并提前进行多核架构的探索,提出一种高效的周期精度软件模拟器建模方法。首先分析该处理器的流水线结构,指令动态执行和分支预测机制,然后使用LISA语言在PD(Processor Designer)工具中对该处理器的流水线、指令集和寄存器重命名等内容进行设计实现,从而开发出HR-2 DSP核的周期精度模拟器模型。实验结果表明,基于该建模方法开发的模拟器周期精度误差在10%以内,可以进行高精度的处理器性能评测和各种模式下的架构探索。     

ARMv4指令集模拟器设计及优化技术

指令集模拟器是处理器、编译器以及嵌入式系统设计中的重要工具之一．首先讨论指令集模拟器的分类及特点，然后阐述作者采用解释技术开发的ARMv4指令集模拟器的实现方法，为了提高模拟效率，还讨论几种性能优化技术．     

可重用的指令集模拟器的设计与优化技术

指令集模拟器是进行体系结构设计与评估及软件逆向工程开发的有利工具。该文采用解释型模拟策略,阐述可重用的指令集模拟器的实现方法。在此基础上,提出一种基于虚拟指令集的模拟技术,使之能够应用于多款处理器,同时论述了几种提高模拟效率的优化 技术。     

ECC专用指令处理器软硬件协同设计

提出了一种专用指令处理器的软硬件协同设计方法,该方法可以在设计的早期阶段对处理器进行系统探索和验证.根据椭圆曲线密码算法的特点,并按照专用指令处理器的设计原则,以椭圆曲线密码运算基本操作及运算存储特性为基础,设计了超长指令字ECC专用指令处理器的指令集结构模型.根据处理器的指令集结构模型,以指令模拟器为基础,搭建了处理器的软硬件协同验证平台,从系统设计、RTL描述和FPGA硬件原型3个不同层次对处理器进行了验证.     

指令集仿真器的关键技术

为适应嵌入式系统开发中对指令集仿真器仿真速度的要求,提出一种改进的指令集仿真技术.该技术在现有的静态多核仿真器基础上引入指令预处理、动态译码缓存、多线程C函数生成和动态调度运行等技术,以实现对仿真器性能的优化.该技术已成功应用于中国科学院微电子所自主研发的IME-Diamond DSP处理器的多核指令集仿真器OPT-ISS中.实际应用程序测试结果表明,该技术在仿真速度提升方面有明显效果.     

Compilation Techniques for Multimedia Processors

The huge processing power needed by multimedia applications has led to multimedia extensions in the instruction set of microprocessors which exploit subword parallelism. Examples of these extended instruction sets are the Visual Instruction Set of the UltraSPARC processor, the AltiVec instruction set of the PowerPC processor, the MMX and ISS extensions of the Pentium processors, and the MAX-2 instruction set of the HP PA-RISC processor. Currently, these extensions can only be used by programs written in assembly language, through system libraries or by calling specialized macros in a high-level language. Therefore, these instructions are not used by most applications. We propose two code generation techniques to produce native code using these multimedia extensions for programs written in a high-level language: classical vectorization and vectorization by unrolling. Vectorization by unrolling is simpler than classical vectorization since data dependence analysis is reduced to acyclic control flow graph analysis. Furthermore, we address the problem of unaligned memory accesses. This can be handled by both static analysis and dynamic runtime checking. Preliminary experimental results for a code generator for the UltraSPARC VIS instruction set show that speedups of up to a factor of 4.8 are possible, and that vectorization by unrolling is much simpler but as effective as classical vectorization.     

基于ESL快速精确的处理器混合模型

RTL设计不能满足片上系统对仿真速度的要求。为此，提出一种基于电子系统级快速精确的处理器混合模型。以32位嵌入式微处理器C*CORE340为例，采用不同的抽象层次对指令集仿真器和Cache进行构建。实验结果表明，与RTL级模型相比，该模型的仿真速度至少快10倍，仿真精度误差率低于10%。     

MIPS64指令集模拟器动态编译技术研究

嵌入式开发对指令集模拟器模拟速度的要求越来越高.提出了一种新的细化的动态翻译技术,基本思路是指令集的每条指令被翻译成一条语义函数,通过特定的指针指向符合条件的语义函数,这样,即使执行条件发生改变时也能调用上次编译的结果,从而使模拟速度显著提高,MIPS64指令集模拟器的测试结果给以了验证.     

用于IToF传感器的极低功耗RISC-V专用处理器设计

IToF深度探测技术是当前主流的3D感知实现方案之一，该技术的核心部件是IToF传感芯片。随着当今社会数字化与智能化进程的加快，各科技领域对IToF传感芯片的需求日益提高，然而IToF传感芯片产能的提升引起了由芯片运行所带来的功耗问题。针对IToF传感器设计一款基于第五代精简指令集架构（RISC-V）的极低功耗专用处理器IToF-miniRV。IToF-miniRV包含支持RV32I指令集、RV32M指令集和自定义IToF型指令的处理器，以及用于加速深度计算和光幅度运算的IToF硬件加速器。将IToF-miniRV处理器与蜂鸟E203、PULPissimo这两款开源的基于RISC-V的超低功耗处理器分别部署在Xilinx Zynq-7000芯片上，进行FPGA资源使用情况和运行功耗的对比实验，结果表明，相比蜂鸟E203和PULPissimo，IToF-miniRV处理器的FPGA资源使用率分别减少5.2和10.9个百分点，运行功耗分别下降37.6%和89.7%。     

一种静态LoC关键性预测器设计

针对不同分簇超标量处理器结构下SPEC2000程序中指令关键可能性(LoC)的特性,提出一种静态LoC关键性预测器的设计方法。对指令LoC进行研究,根据其结构无关性和动态不变性,设计预测器。仿真结果表明,在对1×8分簇超标量处理器使用该设计时,程序的每周期指令数平均提升5.3%,性能优于动态LoC预测器。     

基于SimpleScalar的龙芯CPU模拟器Sim-Godson

现代高性能通用处理器的设计越来越复杂,模拟器在处理器设计中所起的作用越来越大.龙芯2号是中国科学院计算技术研究所研制的高性能通用处理器.最早开发的龙芯2号的模拟器ICT-Godson是信号级模拟器,它模拟了处理器的所有细节,十分准确,但速度和灵活性有较大限制.文章基于SimpleScalar工具集,设计并实现了龙芯2号的模拟器Sim-Godson.Sim-Godson具有高速度和高灵活性的优点,且准确性也很高.在3.0GHz的Pentium4微机上,Sim-Godson速度约为500K指令/s.大部份测试程序在Sim-Godson上的IPC(Instruction Per Cycle)与ICT-Godson相差不到5%,达到了很高的准确性.Sim-Godson在龙芯2号的性能分析工作中发挥了重要作用.     

Design and Application of Instruction Set Simulator on Multi-Core Verification

Instruction Set Simulator(ISS) is a highly ed and executable model of micro architecture.It is widely used in the fields of verification and debugging during the development of microprocessors.However,with the emergence of Chip Multi-Processors,the single-core ISS cannot meet the needs of microprocessor development.In this paper,we introduce our multi-core chip architecture first,after that a general methodology to expand a single-core ISS to a multicore ISS(MCISS) is proposed.On this basis,a real-time c...