基于FPGA的AES加密算法的高速实现

介绍AES算法的原理以及基于FPGA的高速实现.结合算法和FPGA的特点,采用查表法优化处理了字节代换运算、列混合运算.同时,为了提高系统工作速度,在设计中应用了内外结合的流水线技术,并应用Altera公司的开发工具及芯片进行实际开发.     

超低成本的AES算法VLSI实现

提出一种超低成本的先进密码算法（AES）的VLSI实现方案.为了尽量减小硬件开销,将每轮128位的加解密运算分成4次32位运算,以两级流水线结构实现,同时通过模块复用和优化运算次序,特别是提出了一种低成本的密钥扩展结构,以很小的硬件代价获得很高的性能.本设计采用HHNEC 0.25um标准CMOS工艺,单元面积仅约12k等效门;在100MHz工作频率下,128位加密的数据吞吐率达到256Mbps.     

基于FPGA快速AES算法IP核的设计与实现

用硬件实现数据加密过程比软件实现更具有优势,已成为信息安全的主流方向。数据传输速度则是加密系统的一个重要指标。文章基于FPGA采用流水线技术和优化设计,提出了一种更高效的AES算法IP核的设计方法。在使用较低时钟频率的情况下,获得了更大的数据吞吐量和更快的传输速度。     

AES加密算法中S-BOX的算法与VLSI实现

基于GF(24)域映射的方法,采用定制方式完成了AES加密算法中关键部件S-Box的设计与实现。设计上基于中芯国际(SMIC)的0.18滋m1P6M设计工艺,经过电路设计与验证、电路仿真、版图设计与验证、版图后仿真得到最终物理版图实现。经过与基于自动综合和布局布线得到的设计的时延和面积的比较,证明该设计是有效的。     

全通用AES加密算法的FPGA实现

针对高级加密标准（Advanced Encryption Standard,AES）算法需要兼容不同工作模式以及不同密钥长度的加密需求,提出全通用AES加密算法。该算法通过设计可调节密钥扩展模块和模式选择模块,实现128/192/256位宽的加密,支持ECB/CBC/CFB/OFB/CTR 5种工作模式。基于Xilinx公司的XC7VX690T FPGA综合仿真,资源消耗为1 947 Slices,最高工作频率为348.191 MHz。     

混沌变码本IP核的设计及实现

给出了混沌变码本IP核的实现方案。该方案采用并行计算的设计思想,克服了一般变码本加密算法速度慢的缺点;采用流水线方法实现32位乘法,使得混沌迭代在具有高计算速度的同时只消耗较少的硬件资源。仿真结果显示设计满足功能,时序要求。     

JPEG2000中二维小波变换的高速VLSI设计与实现

提出了一种基于9/7小波的二维小波变换器的硬件设计方案.通过优化算法以及采用行列变换并行处理的方式,提高了变换器的数据吞吐量.该方案采用了流水线技术,较大地提高了硬件效率.综合结果表明,该方案的系统时钟可达到110 MHz,且具有高速、高吞吐量、片内存储器小等优点.     

高速Viterbi译码器的VLSI设计与实现

在优化结构的基础上,实现了一种回溯长度为64的(2,1,7)高速Viterbi译码器.该译码器采用改进的加比选单元(ACS),降低了硬件复杂度,提高了时钟运行频率.改进的回溯单元采用了分块循环存储器,对数据读取结构进行改进,提高了译码器的数据吞吐率.基于SMIC0.18μmCMOS工艺,该译码器最高工作时钟频率可达180MHz,等效逻辑门约为28683门.经过验证比较,结果表明实现的高速Viterbi译码器在各个指标上如实现面积、回溯长度和约束长度比现有的各种方案有较大幅度的提高,因此该译码器在数字通信领域具有良好的应用前景如DTV和HDTV.     

静止图像压缩标准JPEG IP核的设计与实现

本文介绍了基于静止图像压缩标准JPEG基本模式的编码器软IP核的设计与实现.本设计采用适于VLSI实现的DCT算法结构,单周期实现Huffman编码,图像压缩过程流水线实现,达到高处理速率和高数据吞吐率.使用Design Compiler在SMIC 0.18um CMOS单元库下综合,时钟频率可以达到125MHz,可处理每秒三十帧的1280·1024 SXGA图像.本IP核可以方便地集成到诸如数码相机、手机以及扫描仪等各种应用中.     

AES加密算法的高速低功耗ASIC设计

本文提出了一个AES加密算法的高速低功耗ASIC设计方案,使用Synopsys设计流程和VeriSilicon0.18μmCMOS工艺,实现了最高工作频率410MHz,数据吞吐率5.23Gbps,功耗为58mW。采用改进算法(T盒算法),将轮变换操作中的不同步骤合并为一组表的查询,有效降低了关键时序路径的传输延迟,并通过动态功耗管理和门控时钟等低功耗设计方法有效地降低了功耗。     

一种AES算法的快速硬件实现

介绍了一种用FPGA来快速实现硬件IP核的AES算法的方法,采用Xilinx公司的Virtex XCV-1000-6器件,并给出了时序仿真图,结果表明了其有效性。     

基于FPGA的低成本AES IP核的设计与实现

用硬件实现数据加密已成为信息安全的主流方向.本文提出了一种基于FPGA的低成本的AES IP核的实现方案.该方案轮内部系统资源共用,减少了系统资源的占用.输入密钥与输入数据复用8位数据总线,减少了硬件的接口数量.采用VHDL语言编程,利用QUARTUS Ⅱ 7.0进行了综合和布线,并进行了板级验证.器件采用CYCLONE Ⅱ EP2C35F672,占用25个引脚,实验测试表明在50MHz时钟频率下可以进行加密解密操作.     

低复杂度先进密码算法的VLSI实现

提出了一种先进密码算法(AES)的低成本VLSI实现方案。从分析AES算法入手,优化运算次序,实现相应模块的复用,从而达到缩小芯片面积的目标,同时将关键的字节替换(SubByte)模块转化到对应的复合域中进行运算,进一步减小芯片复杂度。基于HHNEC 0.25μm标准CMOS工艺,芯片工作频率可以达到100MHz,密钥为128bits时,芯片的加解密速度可达800Mps,而芯片规模不超过 30K门。     

基于FPGA的16位数据路径的AES IP核

提出一种基于FPGA的16位数据路径的高级加密标准AES IP核设计方案。该方案采用有限状态机实现,支持密钥扩展、加密和解密。密钥扩展采用非并行密钥扩展,减少了硬件资源的占用。该方案在Cyclone II FPGA芯片EP2C35F484上实现,占用20 070个逻辑单元（少于60%的资源）,系统最高时钟达到100 MHz。与传统的128位数据路径设计相比,更方便与处理器进行接口。     

抗差分功耗分析攻击的AES算法的VLSI实现

提出了一种抗差分功耗分析攻击的先进密码算法(AES)的低成本的VLSI实现方案.采用屏蔽(masking)技术来抗差分功耗分析攻击.为了降低抗攻击技术对原有运算单元速度面积的影响,在分析改进的AES算法的基础上,用优化运算次序、复用相应模块、采用复合域计算等方法实现了以极小的硬件代价获得了较高的抗攻击性能.采用HHNEC 0.25μm标准CMOS工艺,单元面积约48×103等效门;在70MHz工作频率下,数据吞吐率达到380Mbps.     

AES加密算法的研究与实现

分析了AWS加密算法的代数结构及其在实现上的一些弱点。最后指出当前分析中急待解决和信受关注的问题。     

简化的抗零值功耗分析的AES算法及其VLSI实现

提出了一种简化的抗零值差分功耗分析的先进密码算法(AES)及其VLSI实现方案。为了降低抗攻击技术对原有运算单元速度面积的影响，在分析原改进的AES算法的基础上，提出了更为简单的加法性屏蔽算法，并用复用相应模块、优化运算次序等方法实现了以极小的硬件代价获得很高的抗攻击性能。设计采用HHNEC 0.25µm标准CMOS工艺，单元面积约43k等效门。在40MHz工作频率下，128-bit加密的数据吞吐率达到470Mb/s。