2．4GHz低相位噪声CMOS负阻LC压控振荡器设计

为了有效降低工作于射频段的全集成CMOS负阻LC压控振荡器的相位噪声．介绍了利用电阻电容滤波技术对振荡器相位噪声的优化,并采用Chartered 0．35μm CMOS标准工艺设计了一款全集成CMOS负阻LC压控振荡器,其中心频率为2.4GHz,频率调谐范围达到300MHz,在3．3V电压下工作时,静态电流为12mA,在偏离中心频率600kHz处,仿真得到的相位噪声为-121dBc／Hz。该设计有效地验证了电阻电容滤波技术对相位噪声的优化效果,并为全集成低相位噪声CMOS负阻LC压控振荡器的设计提供了一种参考电路。     

适用于频率综合器的宽带低相噪VCO设计

针对频率综合器在宽调谐范围下相位噪声变差的问题,设计了一款适用于频率综合器的宽调谐范围低相位噪声的压控振荡器;采用180nm BiCMOS工艺,运用可变电容阵列和开关电容阵列实现宽调谐范围;通过加入降噪模块,滤除压控振荡器产生的二次谐波和三次谐波,增大输出振幅,降低相位噪声;并在压控振荡器输出端加入输出缓冲器,降低频率综合器其他器件对压控振荡器的影响;通过Cadence软件对压控振荡器进行仿真,仿真结果表明：调谐电压为0.3~3V,压控振荡器的输出频率范围为2.3~3.5GHz;当压控振荡器的中心频率为3.31GHz时,在偏离中心频率10kHz、100kHz和1MHz处的相位噪声分别为-93.21dBc/Hz,-117.03dBc/Hz,-137.41dBc/Hz,功耗7.66mW;在较宽的频率范围内,取得良好的相位噪声抑制,提高压控振荡器的噪声性能,满足宽带低相噪频率综合器的应用需求。     

一种用于GPS波段的低相噪VCO设计

设计了一种工作频率为1.8 GHz的低相噪频率可调的LC压控振荡器电路。该压控振荡器采用AMOS管作为变容二极管,提高了频率的调谐范围。为了降低电路的相位噪声,设计中采用了PMOS顶部偏置电路代替底部的NMOS偏置电路,并在电路中串联了一个大电容以滤除电路中的高频噪声。仿真测试结果表明,该电路在1 MHz频偏时其相位噪声为-116.5 dBc/Hz。     

Ku波段0.18μm CMOS压控振荡器电路设计

在TSMC 0.18μm RF CMOS工艺下设计了一个Ku波段电感电容压控振荡器,该电路采用NMOS交叉耦合型,结合滤波技术降低相位噪声,并利用开关电容阵列为其扩频,使电路获得卓越的性能。后仿真结果表明,该电路实现了10 GHz~14 GHz的宽调频,在整个频带内其相位噪声低于-112 dBc/Hz在1 MHz的偏移处;在1.8 V的电压下,核心电路工作电流为5 mA。     

2.4GHz低相位噪声CMOS负阻LC压控振荡器设计

为了有效降低工作于射频段的全集成CIVICS负阻LC压控振荡器的相位噪声,介绍了利用电阻电容滤波技术对振荡器相位噪声的优化,并采用Chartered 0.35μm CMOS标准工艺设计了一款全集成CMOS负阻LC压控振荡器,其中心频率为2.4GHz,频率调谐范围达到300MHz,在3.3V电压下工作时,静态电流为12mA,在偏离中心频率600kHz处,仿真得到的相位噪声为-121dBc/Hz.该设计有效地验证了电阻电容滤波技术对相位噪声的优化效果,并为全集成低相位噪声CMOS负阻LC压控振荡器的设计提供了一种参考电路.     

一种低相噪CMOS环形振荡器设计

设计了一种带有正交输出,频率为900MHz的两级低相噪环形振荡器,电路设计采用0.18μm CMOS工艺,电源电压为1.8V.环形振荡器的调谐范围随控制电压从0V的1460MHz到电源电压1.8V的720MHz发生变化,并且具有较好的线性度.在频率为900MHz、偏移载波频率为600kHz的情况下,环形振荡器的相位噪声为-108dBc/Hz,功耗为18mW.在与其它环形振荡器的比较中,yynw环形振荡器显示了较好的性能参数.     

低功耗宽调谐范围锁相环设计

针对传统锁相环输出频率范围有限、功耗大的缺陷,通过对压控振荡器震荡机理进行理论分析,设计了一款用于时钟发生器的低功耗、宽调谐范围、低相位噪声锁相环。该锁相环采用了新型可编程、低调谐增益、低功耗的环形振荡器,达到了宽频率输出范围、低相位噪声、低功耗的目的,采用SMIC公司0.18um混合信号工艺,用Cadenced的Hspice仿真工具进行仿真,在1.8V电源电压供电情况下获得了50MHz~1.7GHz的频率锁定范围和1.8mW~2.3mW的较低功耗。单边带相位噪声在10KHz频偏处为-104dBc/Hz.。     

低相位噪声宽带LC压控振荡器设计

基于0.13μm CMOS工艺,设计了一款低相位噪声宽带LC压控振荡器。采用开关电容阵列使VCO在达到宽调谐范围的同时保持了低相位噪声。采用可变容阵列提高了VCO频率调谐曲线的线性度。仿真结果表明,在1.2 V电源电压下,电路功耗为3.6 m W。频率调谐范围4.58 GHz-5.35 GHz,中心频率5 GHz,在偏离中心频率1 MHz处相位噪声为-125d Bc/Hz。     

用负阻法实现S波段低相噪压控振荡器设计

采用分布式微带电路结构和负阻振荡法设计了频率范围为2．4—2．8GHz的压控振荡器（VCO）,根据ADS软件进行建模并仿真,确定了VCO的电路参数,同时对振荡器的相位噪声和输出功率等关键参数进行了仿真优化。最终通过对实际制作出的VCO测量,验证了该模型的准确性,频段内的相位噪声达到-90dBc,Hz@10KHz,输出功...     

差分LC压控振荡器相位噪声和功耗的优化

基于0.18um射频CMOS工艺,提出三种LC压控振荡器相位噪声和功耗的优化方法.主要思想是:一,通过精心设计,使得PMOS和NMOS差分晶体管对的跨导相等,从而取得对称的输出电压;二,采用偏置晶体管的噪声滤除技术,进一步降低相位噪声;三,确保差分晶体管对的工作区域始终在饱和区和三极管区的边界上,从而实现相位噪声和功耗的最优化.仿真结果证明,在中心频率为2GHz、频率调谐范围为12.4%的条件下,得到最优化的相位噪声为:-102.6dBc/Hz@100KHz、-121.1dBc/Hz@600KHz,且功耗仅为5.4mW.     

数字补偿技术的低高度小速度传感器

本课题的研究内容分为两部分.一部分是对硅压阻式的压力传感测试技术的研究,主要研究的是对硅压阻式压力传感器的主要误差--温度漂移误差和非线性误差进行数字补偿,这是高度速度传感测试技术的基础;另一部分是对低高度小速度传感测试技术的研究,主要研究的是在低高度小速度情况下管路的连接,从而自行研制出高性能的低高度小速度传感器服务于试飞机载测试,来代替进口的高度速度传感器.     

低杂散低相噪频率合成器的设计

DDS＋PLL是目前频率合成技术的常用组合方式之一。首先就DDS＋PLL的几种常用合成方式的特点进行了简单介绍．然后着重利用DDS激励PLL的混频合成方式,实现了一种低杂散低相噪的频率合成器的设计。设计中首先在理论分析的基础上选出了合理的设计方案,然后对各项指标进行了可行性分析,尤其对输出相位噪声和组合杂散进行了详尽的阐述。最终通过理论分析,合理的选取时钟频率巧妙地避开了近端的杂散,用试验结果证明了该方案的可行性。     

低成本湿度测量仪

介绍了一种基于AT89C2051单片机与Humirel电容式湿度传感器所构成的新型湿度测量仪，具体对该测量仪的测量原理、硬件电路及软件程序模块等作了说明。     

低功耗、低成本、高可靠性、低复杂度的无线电通信协议--ZigBee

作为无线个人网中低数据传输率协议IEEE802．15．4／ZigBee，以低功耗、高可靠性、低复杂度见长。本文从在ISO通信模型的各通信层中所采用的协议进行分析，指出选择适当的经过实际验证的协议，并充分考虑各层协议的优化组合，是它取得高可靠性和低功耗的保证。     

SoC测试中低成本、低功耗的芯核包装方法

提出一种SoC测试中新颖的并行芯核包装方法（parallel core wrapper design,pCWD）,该包装方法利用扫描切片重叠这一特点,通过缩短包装扫描链长度来减少测试功耗和测试时间．为了进一步减少测试时间,还提出了一种测试向量扫描切片划分和赋值算法．实验结果表明,针对ITC2002基准SoC集中d695芯片,应用并行包装方法和测试向量切片划分及赋值算法,能够减少50％的测试时间及95％的测试功耗．     

低功耗低电源线噪声纳米CMOS全加器

提出一种低功耗低电源线噪声的纳米CMOS全加器。采用电源门控结构的全加器来降低纳米CMOS电路的漏电功耗,改进了传统互补CMOS全加器的求和电路,减少了所需晶体管的数目,并进一步对休眠晶体管的尺寸和全加器的晶体管尺寸进行了联合优化。用Hspice在45nmCMOS工艺下的电路仿真结果表明,改进后的全加器电路在平均功耗时延积、漏电功耗和电源线噪声等方面取得了很好的效果。     

Low damped cloth simulation

This paper proposes a new implicit integration technique that reproduces a stable cloth without introducing excessive damping forces. Semi-implicit integration methods have been widely used in cloth simulations because of their high stability and speed. Artificial internal damping forces are generated during the linearization process of the semi-implicit integration. The simulations become extremely stable due to the artificial forces; however, the forces significantly degrade the realism of cloth simulations, since they are generated with respect to rotational rigid motions, as well as internal deformations. Hence, we propose a new method to decrease the damping artifacts. The artificial internal damping forces are computed solely for pure internal deformations, and are stably incorporated into the dynamical system. Experiments show that our simulator can reproduce various cloth materials without excessive damping artifacts even in real-time.