功耗限制下SOC互联总线测试完整性故障的结构的优化

本文提出了一种SOC互联总线测试完整性故障的结构优化方法,本方法是在功耗限制下通过分配TAM使测试时间最小,从而优化了系统测试结构。本文先对测试测试集进行二维压缩分割SI测试集成几个SI组初始化测试结构,为每个核分配一位TAM,通过为每个的TAM进行计算后找出关键TAM,再通过在功耗限制下,反复分配空闲TAM给关键TAM和共享TAM的方法进行测试时间的减少。对ITC‘02的试验结果表明,本方法能在功耗限制下大大减少了SOC测试时间。     

3D SoC并行测试中TAM调度优化设计

提出了一种在功耗及测试并行性约束下三维片上系统（System on Chip,SoC）绑定中测试阶段并行测试的优化策略,通过最大限度地利用测试访问机制（Test Access Mechanism,TAM）资源,大大减少了测试时间,降低了测试成本。在3D SoC的测试过程中系统TAM资源十分有限,通过设计相应的测试外壳结构,对系统当前状态下空闲的TAM资源与待测芯核内部扫描链进行重新分配,使待调度的芯核提前进入测试阶段,减少了并行测试过程中的空闲时间块。在该结构基础上调整各芯核调度顺序,使测试过程满足各项约束条件。在ITC’02电路上的实验结果表明,在同样的功耗约束及测试并行性约束条件下,所提方法与现有方法相比更有效地降低了测试时间。     

SoC测试调度的进程代数模型

功耗约束下的SoC核流水测试可避免过高功耗毁坏待测芯片,对SoC核的流水测试进行调度可合理地分配测试资源、减少测试时间.以进程代数为理论基础,提出了一种SoC核流水测试的测试调度方法.通过建立并发测试进程的时间标记变迁系统模型,形成了将前者转化为共享资源的通信代数(ACSR)描述的几个定理;建立了SoC测试调度模型;将核的流水测试映射为并发执行的进程、把测试资源建模为ACSR资源,用优先级解决测试冲突,使得功耗约束下的测试获得最大并行性,同时使测试应用时间最小.实验结果证明进程代数ACSR在处理SoC测试调度问题方面优于已有的经典算法.     

基于量子进化算法的层次型SOC测试结构优化

以减少系统芯片SOC测试时间为目标,研究了层次型SOC的多层次TAM优化问题。根据嵌入式IP核的分类,将层次型SOC测试结构优化转变成了平铺型SOC测试结构优化,并建立了基于量子进化算法的数学模型。通过对群体的观测,决定IP核在测试访问机制上的分配以及当前群体中的最佳个体,实现了包含TAM-ed且wrapped的嵌入式核的层次型SOC测试结构优化。针对国际标准片上系统芯片验证表明,与GA、ILP和启发式算法相比,该算法能够获得更短的测试时间。     

IP软核的测试技术研究

随着超大规模集成电路技术的不断发展,集成电路的集成度不断增加;片上系统(SOC)的规模越来越大,片上系统的设计就变得越来越复杂。开发IP核成为SOC的重要设计手段。同时,IP核的测试也对科研人员提出了新的挑战。本文重点描述了IP的测试技术,证明了文献[1]中给出的伪穷举法。并以可编程8255并行I/O接口芯片为例说明了使用伪穷举法进行了IP核校验的方法。     

龙芯3号多核处理器的低功耗测试技术

龙芯3号是一款低功耗处理器芯片,要求测试时保持较低功耗.为了解决低功耗测试的问题,对龙芯3号测试功耗进行了细致分析,提出一套考虑测试时间和测试开销的低功耗测试方案,并对整套方案中的各种技术在功耗、面积、时延以及测试时间等方面进行了详细分析.针对龙芯3号测试功耗主要消耗在逻辑电路的翻转和测试时钟网络上的特点,采用IP级测试分割技术减少逻辑电路和时钟网络的翻转;采用门控时钟对局部扫描触发器进行控制减少单核扫描捕获期间的逻辑翻转,并采用了阻隔门技术、不关心位(X位)填充技术减少单核扫描移位的逻辑翻转.实验结果表明,龙芯3号4核处理器达到了预定小于15W的测试平均功耗需求,单个IP核最大平均功耗降低为6W左右,约是正常功能平均功耗的40%,有效地保证了芯片的测试质量.     

基于IEEE Std 1500标准的SOC可测性设计研究

集成电路深亚微米制造技术和设计技术的迅速发展,使得基于IP核复用的SOC设计技术得到越来越广泛的应用,但由于IP核的来源不同,设计标准的不兼容等因素,使得SOC的测试变得越来越困难;IEEE为解决SOC的测试问题提出了嵌入式芯核测试标准IEEE Std 1500,致力于建立标准化的IP核供应商和用户之间的测试接口,简化核测试信息的复用;文章详细介绍了IEEE Std 1500标准的测试架构,使用方法和核测试描述语言CTL,同时给出标准中提出的SOC可测性设计方法。     

热量敏感的众核芯片多播并行测试方法

为了解决芯片测试过程中功耗密度大造成的局部过热(简称"热斑")问题,提出一种热量敏感的多播并行测试方法.对众核芯片采用多播并行测试时面临的"热斑"问题进行分析,提出一种无"热斑"的多播测试路径生成算法;在温度容限内对生成的多条单类同构芯核多播测试路径进行并行优化,形成无"热斑"的快速并行测试方案,同时缩短了测试时间.实验结果表明,采用文中方法能够有效地避免多播并行测试时的"热斑",并使测试时间缩短近45%.     

一种基于核设计的SOC测试控制体系结构

随着集成电路复杂性的提高和SOC系统的出现,电路测试的难度也在不断增大,测试问题已经成为SOC设汁的瓶颈。在研究了现存的测试控制结构后提出了基于核设计的SOC测试控制结构,它以边界扫描控制体系为基础,融合多种测试控制方法,支持不同类型的IP核进行测试。从而解决了SOC测试中控制部分的一些问题。     

三维芯片多层与多核并行测试调度优化方法

针对测试环节在三维（3D）芯片制造过程中成本过高的问题,提出一种基于时分复用（TDM）的协同优化各层之间、层与核之间测试资源的调度方法。首先,在3D芯片各层配置移位寄存器,通过移位寄存器组对输入数据的控制,实现对各层之间以及同一层的各个芯核之间的测试频率的合理划分,使位于不同位置的芯核能够被并行测试;其次,使用贪心算法优化寄存器的分配,减少芯核并行测试的空闲周期;最后,采用离散二进制粒子群优化（DBPSO）算法求出最优3D堆叠的布图,以便充分利用硅通孔（TSV）的传输潜力,提高并行测试效率,减少测试时间。实验结果表明,在功耗约束下,优化后整个测试访问机制（TAM）利用率平均上升16.28%,而3D堆叠的测试时间平均下降13.98%。所提方法减少了测试时间,降低了测试成本。     

SOC可测试性设计与测试技术

超深亚微米工艺和基于芯核的设计给芯片系统(system-on-a-chip,SOC)测试带来了新的问题．对SOC可测试性设计与测试技术的国际研究现状及进展进行了广泛而深入的综述．从芯核级综述了数字逻辑、模拟电路、存储器、处理器4类芯核的可测试性设计与测试技术,从系统级综述了测试激励、测试响应和测试访问机制等SOC测试资源的设计以及压缩／解压缩与测试调度等测试资源划分、优化技术,并介绍了2个标准化组织开展的SOC测试标准工作．最后,展望了SOC测试未来的发展方向．     

基于CTL的SOC IP核的测试技术

本文介绍了一种针对SOC测试设计中嵌入式芯核的核测试语言(CTL)。该语言描述了如何将可测试性设计置入具有知识产权(Intellectual Property,简称IP)芯核和SOC中,从而加速测试生成和复用。CTL语言标准虽然还未被IEEE正式通过,但已经在EDA厂商、ATE厂商和IP芯核提供者之间悄然兴起并被积极采用,一系列基于CTL的产品也相继被研制 制出来。本文通过对CTL的分析与研究,较为详细地说明了CTL引入的重要性及其特性,并为SOCIP芯核提供CTL语言测试设计实例。     

基于混合人工蜂群算法的并行测试任务优化研究

并行测试技术可以同时进行多个任务的测试,提高资源利用率,节约测试成本;并行测试调度问题是一种复杂的组合优化问题,是并行测试技术的核心要素;并行测试系统作为并行测试技术的载体,自身的性能和求解效率尤其重要;对并行测试完成时间极限定理进行了研究,建立了并行测试任务调度的数学模型,分析了传统元启发式算法求解并行测试问题的不足,提出了基于动态规划的递归搜索技术和人工蜂群算法相结合的混合人工蜂群算法,并采用整数规划精确算法和遗传算法对混合人工蜂群算法进行验证;得出结论采用混合人工蜂群算法进行并行测试任务的调度节约了接近50%的时间,降低了约20%的硬件资源占用,提高了测试效率,可以满足工程实际的应用。     

基于组合禁忌搜索的并行测试任务调度研究

任务调度是研究并行测试技术的核心问题。建立了该问题的数学模型,提出了一种基于组合禁忌搜索的并行测试任务调度方法,通过任务分组的规则构造较好的初始调度序列,利用禁忌搜索迭代寻找最好的调度序列,快速完成基于测试时间最短的任务调度规划。对实例进行了仿真实验,与基本禁忌搜索算法进行比较,仿真结果验证了该组合禁忌搜索算法的高效性和有效性。     

基于IEEE Std1500的IP核并行测试控制架构设计

随着IEEE 1500标准的不断推广应用,兼容该标准的IP核也越来越多,具有IEEE 1500标准结构的IP核也被越来越多的应用到片上系统的设计中;由于IEEE 1500标准定义了外壳架构和测试访问机制,因此如何实现片上系统中IP核的外壳架构和测试访问机制的测试控制便成为研究的热点问题;文章在研究标准的基础上,基于外壳架构和CAS-BUS测试访问机制,提出IP核的并行测试控制架构,通过多IP核的仿真时序图分析,验证了测试控制架构的有效性;该架构能够实现多IP核的并行测试控制,节约了测试时间,提高了测试效率,为片上系统的测试控制提供一种新思路。     

一种交替游程编码的SOC测试数据压缩方法

以减少系统芯片SOC测试时间和测试数据量为目标,引入量子进化算法完成层次型SOC在功耗约束条件下的建模和算法设计并得到相应的测试集,通过共享广播技术整合多个芯核的测试集,采用交替游程编码的方法压缩测试集,该方法同时考虑测试数据中的“0”和“1”游程,可以大大减少长度较短的游程数量,针对国际标准片上系统芯片验证表明,与其他算法相比,量子进化算法有效满足了功耗要求同时获得了较短的测试时间,与其他压缩编码方法相比,提出的方法获得了更有效的压缩效果。