双FIFO的LBE总线与Avalon总线的接口系统设计

为了实现 LBE总线与 Avalon总线设备之间跨时钟域数据交换,设计了桥接在两种总线间的接口 IP 软核.利用Verilog硬件描述语言的层次化设计方法,设计了接口IP核的底层模块,其中包括命令FIFO模块、状态FIFO模块、LBE总线端接口模块和 Avalon总线端接口模块.在FPGA硬件平台上,进行两种总线间的双向数据传输实验.结果表明,采用双FIFO的 LBE总线与 Avalon总线接口系统满足设计要求,能够实现数据的稳定可靠交换.     

基于Avalon总线的计数器接口IP核设计及应用

在控制领域,随着基于FPGA的NIOS Ⅱ软核处理器的广泛应用,NIOS Ⅱ的Avalon总线与外设的接口IP(知识产权)核的研究就显得很有价值.该设计结合FPGA实现了编码器脉冲的整形、滤波、倍频、鉴相、计数和锁存功能,然后运用Verilog语言完成了计数模块与Avalon总线的接口IP核设计,最后采取SOPC(可编...     

Avalon总线的音频编解码控制器IP核设计

介绍了基于Avalon总线的WM8731音频编解码控制器IP核的设计,包括音频数据访问接口模块和Avalon-MM接口模块等,并利用SOPC技术将其封装成可重用的IP核.自定义IP核的使用,有效降低了该芯片的开发难度,同时也使系统易于扩展和升级,具有较高的灵活性.在Quartus Ⅱ和ModelSim下使用VHDL语言完成了控制器的设计、仿真以及Nios Ⅱ系统的构建,并通过SignalTap Ⅱ逻辑分析仪进行了硬件测试.仿真和测试结果表明,该控制器满足WM8731各项时序要求.     

基于Avalon-ST接口帧读取IP核的设计和应用

研究基于Avalon-ST接口帧读取的IP核设计应用,通过Avalon-ST接口将外部存储中不同格式的帧数据转化为视频流输出。根据Avalon总线协议及Avalon-ST视频协议研究设计方案,使用VerilogHDL语言对模块进行硬件设计,并将实现的模块进行测试。结果表明,该IP核与Altera公司提供的FrameReader模块相比,突破了现有的FrameReader只支持紧缩格式的局限,使其功能更加完善,并且该IP核占用的资源少,工作频率更高,性能得到了优化,实用性更强。     

基于OPENCORE及NiosⅡ处理器的片上系统设计

基于资源IP核的复用设计方式,提出了一种基于OPENCORE及NiosⅡ固核处理器的片上系统设计方法,并重点对Avalon和Wishbone总线IP核互连总线体系结构、基于OPENCORE的IP核实现与应用技术等关键技术进行了深入剖析.     

Avalon总线SHT11的自定义IP核的开发

首先简要介绍了SOPC和Avalon总线,详细阐述了温湿度传感器SHT1自定义IP核的开发流程.该IP核根据其驱动控制器的规范以及时序要求,利用SOPC的Avalon总线,采用嵌套状态机,构建了基于NiosⅡ嵌入式处理器片上系统.CPU通过自定义的IP核对SHT11控制读写,并在农业大棚中应用,测试所得数据准确.其他用...     

基于Nios Ⅱ的伪随机序列信号发生器IP核设计

根据Nios Ⅱ嵌入式系统的Avalon总线规范,提出了一种伪随机序列信号发生器IP核的设计方法,详细介绍了IP核的硬件和软件设计。该方法采用自定制组件的软硬件协同设计,实现了阶次与码字时长可调的伪随机序列信号发生器IP核设计。在可控震源信号发生器设计中对IP核进行验证,证明了其可行性和正确性。     

基于SOPC的低电压电泳芯片系统平台设计

探讨了一种基于SOPC (System on a Programmable Chip)的低电压电泳芯片系统平台设计方案.以基于FPGA内嵌NiosII软核处理器为系统控制模块.运用SOPC Builder定制低电压电泳芯片运动梯度电势施加控制器、Avalon流模式的电导检测的IP核,实现芯片高速控制与电泳信号采集.文中具体阐述了该系统软、硬件总体结构、多CPU协调工作原理、运动梯度电势的控制原理以及电导检测采集IP核的设计.     

基于SOPC技术的地球物理模拟可控震源研制

选用基于SOPC内核的专用芯片设计了地震物理模拟可控震源硬件平台;设计中,编写了基于Avalon总线接口与寄存器接口文件,应用SOPC Builder完成D/A模块的IP核设计以及系统外设IP核的配置工作,完成了可控震源硬件平台间各个功能模块的逻辑与时序接口控制;从实际测试结果来看,达到了设计的预期目的;该方案的优点在于通过SOPC技术来完成软硬件设计,系统集成度高,硬件平台可移植性好;经过实际应用,满足工程实际需要.     

基于SOPC的LCD控制器IP核的设计与实现

介绍了一种针对LCD控制器IP核的设计方法该方法以Altera的软核处理器NiosⅡ为核心,通过对Avalon主端口的使用成功实现了对帧缓存读操作的硬件加速,并且本IP核以参数化概念设计,大大提高了控制器的可复用性.设计生成的LCD控制器IP核可以非常容易地添加到SOPC系统中,简化了底层编程人员对LCD屏的操作.实验结果表明,该设计具有较强的实用性和通用性.     

基于SOPC的嵌入式系统中I^2C总线IP核的设计

利用Altera的QuartosⅡ软件开发平台在FPGA上实现了I^2C总线IP核的设计。IP核满足I^2C总线的功能要求。主设备通过该IP核可以向从设备中写入或者从中读取数据，解决了I^2C总线在SOPC中的应用问题。为了满足复用，该IP核采用Avalon总线接口，同时利用Modelsim进行了功能仿真。     

基于SOPC的边界扫描测试控制器IP核设计

在研究边界扫描数字电路测试技术标准IEEE1149.1的基础上,采用SOPC设计技术,用FPGA设计实现了一款基于Avalon总线的边界扫描测试总线控制IP核,与其它复用IP核可形成以NIOS Ⅱ处理器为核心的通用数字电路边界扫描测试控制器,该控制器产生符合IEEE1149.1标准的测试信号控制被测边界扫描系统,进行各种边界扫描测试;该IP核的成功设计,为基于边界扫描的电子系统机内自测试系统的实现,奠定了坚实的应用基础。     

基于NiosⅡ的音频信号分析仪设计

文中研究了一种基于傅立叶变换和Nios软核控制器的硬件音频信号分析方法,并构成一种音频信号分析仪。该仪器通过Avalon—ST总线有效的把FFT IP核与Nios软核处理器有机的结合起来,在FPGA芯片上配置NiosⅡ软核处理器和相关的接口模块来实现嵌入式系统的主要硬件结构,该结构使得软件和硬件集成到一片可编程逻辑器件平台上,使设计同时获得软件的灵活性以及硬件的高性能优势。设计中,在AlteraEP2C35系列FPGA芯片中嵌入NiosⅡ软核处理器,使之集成在一片FPGA上,开发效率高、灵活性强,能较好地满足的市场需求。