基为4的可扩展模乘运算器设计

基于基为4的Montgomery模乘算法和改进的流水线组织结构,文章提出了一种结构优化的可扩展模乘运算器结构。设计中采用了按字运算的模乘算法,使本设计具有很好的可扩展性,它可以完成任意位数的模乘运算。同时,因为模乘运算器的运算数据通路采用多级处理单元的流水线结构,所以设计时可以很方便进行配置,以达到模乘运算器硬件成本和运算性能的折衷。分析结果显示,文章提出的模乘运算器结构具有很高的效率和很好的可扩展性。     

Montgomery模乘法器的实现与优化

蒙哥马利算法是公钥密码实现的基础算法,应用范围广泛。要想提高公钥密码体制的运算速度,设计运算速度快、消耗资源少、效率高的蒙哥马利模乘法器非常关键。根据蒙哥马利乘积算法实现了蒙哥马利乘法器,通过硬件描述语言分别对其进行FPGA设计与实现,将其实现结构由串行结构优化为并行结构,在多占用资源约50%的基础上,速度实现了6倍左右的提高。与现有的相关研究成果相比,在增加耗用较少的资源的基础上速度实现大幅度的提升。     

基于双Booth 2编码的双有限域模乘法器设计与实现

采用双Booth 2编码技术,对高基radix-16 Montgomery模乘法器进行了优化设计,减小了电路面积,提高了模乘运算速度。使用SMIC0.18μm标准单元工艺库综合后,计算256bit有限域GF(P)上的模乘只需要0.51μs。     

基于高基阵列乘法器的高速模乘单元设计与实现

蒙哥马利模乘算法是最适合硬件实现的模乘算法,被应用在RSA密码和ECC密码的协处理器设计中.目前性能最高的是高基蒙哥马利模乘算法,分析了高基蒙哥马利算法的实现,提出了一种新的基于高基阵列乘法器的Montgomery模乘高速硬件实现结构,基于这种结构位长为n的比特模乘仅需要约n/w+6个时钟周期,该结构设计的电路只与最小单元有关,在硬件实现时可以大大提高频率,并提高设计的性能,可以设计高速的RSA和椭圆曲线密码大规模集成电路.     

一种64位Booth乘法器的设计与优化

针对国产多核处理器的64位整数乘法器面积和功耗开销大的问题,提出一种新的Booth编码方式,对其Booth编码方式进行优化,通过多种方法验证设计优化的正确性,采用标准单元库进行逻辑综合评估。结果表明,工作频率可达1.0 GHz以上,面积减少9.64%,动态功耗和漏电功耗分别减少6.34%和11.98%,能有效减少乘法器的面积和功耗,达到预期目标。     

64位子字并行整数乘法器设计

介绍了一种64位子字并行整数乘法器,用相同的硬件可实现64bit×64bit的整数乘法操作操作,又可实现4个16bit×16bit的子字并行整数乘法操作.此乘法器采用了一种简单有效的修正算法,并在部分积累加之前合并了修正值.采用这种算法实现的子字并行乘法器总体结构与传统的乘法器结构不同.经过spice模拟,此乘法器达到了较优的延迟.     

基于FPGA数字乘法器的设计

数字乘法器是目前数字信号处理中运用最广泛的执行部件之一,本文设计了三种基于FPGA的数字乘法器,分别是移位相加乘法器、加法器树乘法器和移位相加—加法器树混合乘法器。通过对三种方案的仿真综合以及速度和面积的比较指出了混合乘法器是其中最佳的设计方案。     

基于FPGA数字乘法器的设计

数字乘法器是目前数字信号处理中运用最广泛的执行部件之一，本文设计了三种基于FPGA的数字乘法器．分别是移位相加乘法器、加法器树乘法器和移位相加-加法器树混合乘法器。通过对三种方案的仿真综合以及速度和面积的比较指出了混合乘法器是其中最佳的设计方案。     

IA-64平台可扩展固件接口设计与开发

Intel IA-64体系结构采用了全新的固件模型,它分为三个不同的层次:处理器抽象层(PAL)、系统抽象层(SAL)、可扩展固件接口(EFI)。介绍IA-64平台可扩展固件接口的基本结构和在目标平台上的实现方法。详细描述Intel的可扩展固件接口实现EFI1_10_14_62,以及把它移植到目标平台时要进行的主要工作和通常所采用的调试手段。     

FSATA乘法器的设计与实现

为了加快阵列乘法器的运算速度,降低延迟,提出了一种基于4选1多路选择器的乘法器设计方案。这种方案在每一步运算中同时处理两位操作数,使产生的部分积数量减少了一半,显著提高了乘法器的运算速度。FSATA乘法器采用VHDL语言进行编码,在Quartus上进行的仿真表明,相比于采用时序电路完成的设计,FSATA乘法器有更优的性能。     

可伸缩增强型DSP定时器的设计与实现

针对高性能多核DSP的需求,设计一种计数宽度和时钟输入可伸缩且功能增强型的定时器,实现定时器不同数据宽度在多种模式下的计数和定时功能。通过对两个32位计数寄存器的组合与分拆,形成多种定时器模式,满足DSP对定时器多种不同功能的要求,提高计数效率;设计实现定时器的看门狗和事件触发功能。实验结果表明,该定时器具有可伸缩、功能强、功耗低等特点。     

一种高性能子字并行乘法器的设计与实现

提出了一种支持子字并行的乘法器体系结构,并完成了其VLSI设计与实现。该乘法器在16 bit阵列子字并行结构的基础上,扩展了有符号与无符号之间的混合操作,采用多周期合并技术,实现了32 bit宽度的子字并行,并支持子字模式的乘累加,同时采用流水线设计技术,能够在单周期内完成4个8×8、2个16×16或1个32×16的有符号/无符号乘法操作。0.18 μm的标准单元库的实现表明该乘法器既能减小面积又能提高主频,是硬件消耗和运算性能的较好折衷,非常适用于多媒体微处理器的设计。     

单片数字锁相倍频电路的设计与实现

采用AT89C2051单片机设计了一种单片锁相倍频电路,利用片内定时器和数字算法实现了对输入信号的同步锁相和倍频,并输出倍频信号。实验结果验证了设计的正确性。     

可扩展 Web 集群的可调节负载均衡

近年来,Web技术得到了长足的发展,Web集群系统对于Internet体系来说变得越来越重要。如何均衡地分配客户端发来的请求,如何平衡Web集群中各服务器之间的负载成为一个研究热点。文章设计和实现了一个负载均衡软件,可以用来很好地解决这些问题,测试结果证明该软件具有很高的实用价值。     

Architectural optimization of a digital optical multiplier

A computational model of estimation of the time complexity of logical circuits constructed from elements of an optical element base is investigated. A fast parallel multiplier is constructed. __________ Translated from Kibernetika i Sistemnyi Analiz, No. 5, pp. 165–177, September–October 2007.     

一类有限域的高效部分并行乘法器

提出了一类新的具有高度规则性的部分并行三项式有限域乘法器架构。通过对由不可约三项式生成的有限域GF(2m)上的乘法分析,推导出基本的运算形式。基于该运算形式,设计出新颖的乘法器架构。复杂度分析结果表明,该乘法器具有同当前最优设计相同的复杂度。而且,可视具体的应用情境需求对乘法器电路进行灵活配置。