多晶硅晶粒间界的线性陷阱模型

采用深能级瞬态谱仪（ＤＬＴＳ）测试多晶硅ｎ＋ｐ二极管势垒区深能级谱。利用ＤＬＴＳ实验结果，对Ｇ．Ｂａｃｃａｒｉｎａ等提出的均匀陷阱模型进行修正，提出多晶硅晶粒间界的线性陷阱模型。运用该修正模型，可采用迭代法求得多晶硅电学参数──势垒高度Ｅｂ、电导率激活能Ｅａ与多晶硅掺杂浓度Ｎｃ间关系。计算结果表明，多晶硅晶粒间界的线性陷阱模型具有理论合理性。     

多晶硅薄膜晶体管中的晶粒间界电荷分享效应

通过对晶粒间界两侧耗尽区建立准二维模型,研究晶粒间界电荷分享效应对多晶硅薄膜晶体管阈值电压的影响.研究表明,考虑了晶粒间界电荷分享效应的阈值电压将变小,其中晶粒尺寸对阈值电压的影响最大.在此基础上,建立了多晶硅薄膜晶体管的阈值电压解析模型.     

多晶硅TFT有源层晶粒间界的研究

由于多晶硅薄膜晶粒间界存在大量的悬挂键与缺陷，形成带隙能态，从而导致在有源层中形成载流子陷阱和杂质分凝，本文从微观方面解释悬挂键形成带隙能态的原因极其影响，并给出降低带隙密度的方法-氢化。     

集成电路中多晶硅薄膜载流子迁移率的实验研究和理论模型

本文系统地研究了多晶硅薄膜载流子迁移率与掺杂浓度的关系,发现不仅如前人所指出的那样,多晶硅载流子迁移率在中等掺杂区有一极小值,而且同时在高掺杂区存在一个极大值.本文将前人提出的杂质分凝模型、晶粒间界陷阱模型和杂质散射机构结合起来,从理论上计算了极大值及其相应的掺杂浓度与晶粒大小、晶粒间界界面态密度的关系,并与实验结果进行了比较.理论模型较好地说明了实验结果.     

钛溅射和硅化钛形成在硅中引进深能级的研究

利用DLTS技术详细研究经钛溅射和RTA950℃处理在n型和p型硅里引进的深能级.结果表明在n型硅里有二个,在p型硅里有三个深能级生成.这些能级的浓度在10~(13)—10~(14)cm~(-3)之间.它们的产生可归因于替位钛原子,钛与RTA相互作用的络合物.     

P—InPMIS结构界面陷阱的深能级研究

对经ＰＥＣＶＤ生长的Ｐ－ＩｎＰＭＩＳ结构的界面陷阱进行了研究。样品介质模生长是在特定条件下进行的，分别利用Ｃ－Ｖ和ＤＬＴＳ技术进行研究。结果表明，结果表明，在介质膜和ＩｎＰ之间的ＩｎＰ之间的ＩｎＰ－侧有界面陷阱存在，并获得了与之有关的深能级参数。这些陷阱可能是不同生长条件的介质膜淀积过程中等离体引进的有关辐照损伤。     

陷阱效应对4H-SiC MESFET频率特性的影响

 针对4H-SiC 射频MESFET中的陷阱效应,建立了基于解析模型的器件小信号参数模型,引入能够反映陷阱影响的参数R_ds ″ 、g_m ″ 、C_ss等,从而能够由此分析器件特性随频率偏移的情况.对沟道缓冲层界面深能级陷阱的分析表明,4H-SiC MESFET的跨导既有正向偏移,也有负向偏移.偏移频率在室温下不足1Hz,但在600K的温度下则可达到MHz的量级.结合自热效应模型,论文还分析了栅、漏极偏置和温度对器件频率偏移特性的影响.模拟结果表明,随着温度的上升,偏移频段上升.本文的模拟分析对器件的设计提供了理论上的依据.     

深能级瞬态谱（DLTS）技术应用于半导体器件的失效分析

开展半导体器件管芯特性异常的失效分析,需要从原子分子的观点来解释器件电特性异常的原因,笔者把深能级瞬态谱（ＤＬＴＳ）技术应用于半导体器件的失效分析,测定了不同半导体器件的ＰＮ结构和肖特基势垒结耗尽层的微量重金属杂质和缺陷引起的深能级中心浓度,能级位置。用失效样品和正常样品的以上微观物理量的差异来解释半导体器件电特性异常的原因,得到了满意的结果。笔者用ＤＬＴＳ技术解决的失效分析问题包括：１．随频率的     

用PICTS研究非掺杂半绝缘CdTe的深能级

本文首次报道了采用光激电流瞬态谱（ＰＩＣＴＳ）研究非掺杂半绝缘ＣｄＴｅ的深能级。结果表明，晶体内部的深能级决定着半绝缘材料的电阻率，０．１－０．１９ｅＶ深能级带是决定电阻率高低的重要因素；ＰＩＣＴＳ反映的是晶体内的深能级，与样品（１１１）ＣｄＴｅ的Ａ、Ｂ面和表面光洁度关系不大。     

多晶硅TFT模型的研究进展

全面介绍了多晶硅薄膜晶体管(TFT)紧凑模型的现状和应用前景,简单说明了多晶硅TFT特有的电学特性,这是多晶硅TFT建模的基础,重点介绍了基于阈值电压和基于表面势的多晶硅TFT紧凑模型的研究进展,并对这些模型进行了评述,其中RPI模型是基于阈值电压的TFT模型的典范.虽然TFT模型已经有所发展,但成熟度还远远不够.最后提出了改进多晶硅TFT模型的方向和策略,包括二维器件模拟的应用、基于表面势模型的发展、多晶硅材料特性的应用、统一模型的发展、短沟效应的建模和参数提取等.     

陷阱效应对4H-SiC MESFET温度特性的影响

针对4H-SiC射频MESFET中的自热效应,建立了基于解析模型的材料参数温度模型和器件直流模型.研究了由陷阱造成的背栅效应,并结合材料的温度特性分析了温度升高对器件特性的影响.分析了陷阱对器件特性的影响,并进一步阐明了陷落-发射机制.计算得到陷阱能级为1.07eV,俘获截面为1×10-8cm2,器件的自升温达到100K以上,能够较好地反映实验结果.分析结果表明,背栅电势随陷阱浓度的增大而增大,并随着漏极电压的增大而减小,在室温下达到～3V.另外,由于器件中存在自热效应,背栅电势随漏压的变化加剧.这些模拟分析对实际器件的设计及工艺制造提供了理论上的依据.     

陷阱效应对4H-SiC MESFET温度特性的影响

针对4H-SiC射频MESFET中的自热效应,建立了基于解析模型的材料参数温度模型和器件直流模型.研究了由陷阱造成的背栅效应,并结合材料的温度特性分析了温度升高对器件特性的影响.分析了陷阱对器件特性的影响,并进一步阐明了陷落-发射机制.计算得到陷阱能级为1.07eV,俘获截面为1×10-8cm2,器件的自升温达到100K以上,能够较好地反映实验结果.分析结果表明,背栅电势随陷阱浓度的增大而增大,并随着漏极电压的增大而减小,在室温下达到～3V.另外,由于器件中存在自热效应,背栅电势随漏压的变化加剧.这些模拟分析对实际器件的设计及工艺制造提供了理论上的依据.     

MOS结构深能级瞬态谱的测试与分析

叙述了一种采用MOS结构研究半导体深能级陷阱的深能级瞬态谱(DLTS)测试与分析方法。该方法简便易行,适用范围广。通过对n-Al_(0.2)Ga_(0.8)As中深能级的研究表明,MOS结构和p~+-n结构的DLTS结果相同。     

脉冲中子辐照在硅中引起缺陷的研究

研究了脉冲中子辐照的中子嬗变掺杂 (NTD)硅二极管中缺陷的形成及其退火特征 ,并与热中子辐照样品进行了比较。深能级瞬态谱仪 (DL TS)测量表明硅中主要存在五类电活性缺陷 :氧空位 E1(Ec- 0 .19e V) ,不同荷电态的双空位 E2 (Ec- 0 .2 8e V)和 E4 (Ec- 0 .4 0 e V) ,双空位与氧杂质相结合的络合物 E3 (Ec- 0 .31e V) ,以及与样品材料原生缺陷有关的辐照感生缺陷 E5(Ec- 0 .4 8e V)。实验结果表明 ,脉冲中子辐照由于其高的中子能量和辐照剂量率 ,导致复杂络合物的浓度高于简单缺陷浓度。进一步 4 0 0℃温度以下退火实验显示了缺陷的分解和重建过程     

MOCVD生长的未掺杂的In1—xxGaxP中的本征缺陷

利用能级瞬态谱（ＤＬＴＳ）和瞬态光阻率谱（ＴＰＲＳ）研究了利用金属有机物化学气相沉淀（ＭＯＣＶＤ）方法生长的未有间 杂的Ｉｎ１－ｘＧａｘＰ中缺陷对载流子的俘获和发射过程,利用ＤＬＴＳ测量观测到了一个激活能为０．３５ｅＶ的缺陷,由ＴＰＲＳ测量确定该缺陷的俘获势垒值介于１８０ｍｅＶ到２４０ｍｅＶ之间。该缺陷的俘获势垒值的大的分布解释为缺陷周围原子重组的微观波动。同时在ＴＰＲＳ测量中服获获势垒为０．０６     

多晶硅薄膜晶体管泄漏区带间隧穿电流的建模

讨论了带间隧穿(BBT)效应在多晶硅薄膜晶体管所有的泄漏机制中占主导地位的条件因素,说明了在高场或低温情况下,泄漏电流主要来自带间隧穿.考虑了BBT的两个产生区域--栅漏交叠处和靠近漏端的PN结耗尽区,分析了陷阱态密度以及掺杂浓度对BBT电流的影响,最后提出了一个适用于多晶硅薄膜晶体管泄漏区的带间隧穿电流模型.     

多晶硅热执行器阵列的宏模型

建立了多晶硅热执行器阵列的宏模型.利用热传导原理分析了执行器的电热特性,根据结构力学原理给出了执行器阵列的偏转及驱动力.用多晶硅表面微机械加工技术制备了阵列并进行了测试.执行器偏转的测量与实验吻合较好.该宏模型可以用于分析、优化和设计热执行器阵列.     

多晶硅热执行器阵列的宏模型

建立了多晶硅热执行器阵列的宏模型 .利用热传导原理分析了执行器的电热特性 ,根据结构力学原理给出了执行器阵列的偏转及驱动力 .用多晶硅表面微机械加工技术制备了阵列并进行了测试 .执行器偏转的测量与实验吻合较好 .该宏模型可以用于分析、优化和设计热执行器阵列 .