基于折叠的DDC抽取器设计

基于FPGA利用CIC和HB滤波器实现DDC抽取器是一种高效方法,但传统设计很少考虑资源优化问题。介绍了一种基于折叠技术的资源复用设计方法,通过对运算硬件资源复用的合理控制,可以减少硬件资源开销或减小硅片面积。由折叠方程分别推导出CIC和HB的折叠实现框图,用Verilog描述了设计,经MATLAB与Modelsim联合仿真后,最终在Xilinx公司的xc4vfx20 FPGA上应用于系统。同步时钟设计,在满足低延迟等性能要求下,具有耗费资源少、功耗低、稳定性高等优点。     

应用于ΣΔADC的抽取滤波器的设计与实现

介绍了一种应用于ΣΔADC的抽取滤波器的设计和电路实现方法.通过对传统设计方法的分析,提出了一种可以节省10%硬件利用率的改进方法,同时提出了一种适用于半带滤波器的串并联结构,与传统的半带滤波器相比能够提高50%的硬件利用效率.在面积、速度和功耗的折衷的情况下,灵活应用CSD、CSE和多相分解结构,在0.18μm下实现了0.59 mm2的16位数字抽取滤波器.该滤波器与不应用串并联结构的滤波器相比能够节省18%左右的芯片面积.     

高速∑-ΔDAC中插值滤波器的设计

基于ISO/IEC18000-6C协议设计了一种最高工作频率为48 MHz可用于UHF RFID系统的∑-ΔDAC的插值滤波器。该滤波器采用级联补偿滤波器、半带滤波器和级联积分梳状(CIC)滤波器的系统结构以降低设计复杂度。基于正则符号编码(CSD)技术将前两级滤波器中的乘法运算转化为移位相加以降低功耗和面积。同时,对CIC滤波器进行结构优化,进一步降低功耗。整个设计在MATLAB下完成系统仿真,并经过代码仿真、逻辑综合、布局布线等一系列数字流程。整个滤波器用标准0.18μm CMOS工艺实现,核心芯片面积小于0.52 mm2功耗约为5 mW。经仿真验证,满足性能要求。     

基于MATLAB的高性能半带滤波器设计

在数字滤波器的设计中,为了能够有效地进行抽取滤波,往往采用多级抽取的方法。文中引入一种半带FIR（有限冲激响应）滤波器来实现多级抽取。半带滤波器是一种特殊的低通FIR数字滤波器,它的通带和阻带关于二分之一Nyquist频率对称,因而有近一半的滤波器系数为0,所以用它来实现数字滤波可以大幅度地减少运算量,有利于滤波器的实时实现。半带FIR滤波器主要应用于多速率系统中,可以提高系统的效率。剖析了半带FIR滤波器的原理、性质及实现的方法,给出了基于MATLAB和QuartusⅡ联合的半带FIR滤波器的设计仿真过程,并对结果进行了分析。     

一种用于Σ-ΔADC的低功耗数字抽取滤波器

设计了一种适用于Σ-ΔADC(模数转换器)的低功耗数字抽取滤波器。该数字抽取滤波器采用三级结构实现,分别是CIC滤波器、补偿滤波器和半带滤波器。在设计中,运用Noble恒等式原理、多相分解技术和CSD编码技术,初步降低了滤波器的功耗;根据补偿滤波器和半带滤波器长度的奇偶性和系数的对称性,提出一种奇偶优化法再次优化滤波器结构,进一步降低了整个滤波器的功耗,从而实现低功耗的目的。本设计基于110 nm CMOS工艺,在10MHz采样频率、5 k Hz正弦输入信号频率和256倍降采样率的情况下进行仿真。后仿真结果表明,滤波器的信噪失真比(SNDR)为91.5 d B,无杂散动态范围(SFDR)为97.0 d B,有效位数(ENOB)达到14.91 bit。在1.5 V电源电压下,数字电路(带SPI)的面积约为0.31 mm×0.81 mm,总功耗仅为376μW。     

一种低功耗64倍降采样多级数字抽取滤波器设计

经典多级结构的数字抽取滤波器占用系统大量的功耗与面积资源,文章设计的改进型64倍降采样数字抽取滤波器采用由级联积分梳状滤波器、补偿FIR滤波器和半带滤波器组成,在保持Σ-ΔADC转换精度的约束下,实现了最大程度降低系统功耗与面积的设计目标。在多级级联积分梳状(CIC)滤波器的设计中,充分运用置换原则以优化各级级数并采用非递归结构实现方式,同时将多相结构运用到补偿滤波器与半带滤波器中,获得电路功耗与面积的明显降低。将Σ-Δ调制器输出信号作为测试激励,通过Matlab系统仿真、FPGA验证与FFT信号分析,得到的输出数据信噪比达到15bit有效位数精度,且系统速度满足要求。     

一种高精度Σ-ΔA/D转换器的数字滤波器设计

本文设计并实现了一种适用于高精度Σ-ΔADC的低资源数字滤波器。该滤波器采用多级多采样率结构,由级联梳妆滤波器(CIC)、FIR补偿滤波器以及半带滤波器级联组成。此外,为节约资源,采用乘法器时分复用和CSD编码技术,以降低面积和功耗。基于SIMC 0.18um工艺,对电路进行仿真。仿真结果表明,工作频率6.144MHz,带宽20KHz时,可以实现128倍信号抽取,输出信号信噪比可达16位以上。与同类型抽取滤波器相比,本设计具有高精度、低功耗的优点。     

Δ-∑A／D转换器中数字下变频解调器的设计与实现

从集成电路设计技术的角度，介绍了Δ-∑A／D转换器中数字下变频解调器的原理和集成实现方法。釆用CSD码，用CIC滤波器、半带滤波器，实现了16位Δ-∑A／D转换器中的抽取器。对所设计的HDL代码进行了综合及仿真。结果表明，设计达到了精度要求，且具有速度快、面积小的特点。     

新型双声道音频Σ-ΔDAC小面积插值滤波器的设计实现

该文提出了一种新型双声道音频Σ-Δ数模转换器(DAC)小面积插值滤波器设计方法。该方法采用左右两个声道复用一个插值滤波器的新型结构,并利用存储器实现第1级半带滤波器,从而降低芯片的实现面积。提出重新排序方法,保证复用后两个声道的同步。设计在TSMC 0.18μm 1.8 V/3.3 V 1P5M CMOS工艺上实现,测试信噪比为106 dB,数字部分芯片的面积仅为0.198 mm2,功耗为0.65 mW。这种设计方法降低了Σ-ΔDAC系统中数字部分的面积和功耗,给模拟部分留有较大的设计裕量,这对模数混合系统的设计具有重要的意义。     

一种低功耗可变抽取倍数滤波器组的设计

提出一种以较少的功耗与面积实现可变抽取速率的数字抽取滤波器组.该抽取滤波器组以梳状滤波器、补偿滤波器和半带滤波器三种滤波器级联的形式实现,为减少其功耗和面积,并提出了改进梳状滤波器的结构和电路实现形式以降低滤波器组的功耗和面积,经验证,采用非递归、多相分解的梳状滤波器结构比传统的Hogenaur梳状滤波器结构节省功耗21%,节省面积5%.当变换抽取速率时,可关闭冗余抽取电路的工作,从而进一步节省功耗.     

一种可变带宽FRM滤波新结构

设计窄过渡带FIR滤波器的一种非常有效的方法是采用频率响应屏蔽技术(FRM).但是如果过渡带要求过窄,经典FRM滤波器各子滤波器的阶数会变得很高.据此,本文提出一种可变带宽镜像半带滤波FRM滤波新结构,通过增加两个镜像半带滤波器,将原型滤波器及其互补滤波器的镜像分别分成奇偶两部分,使得原型滤波器和屏蔽滤波器的设计更加灵活,并降低了滤波器的计算复杂度,达到了设计高效窄过渡带滤波器的目的.理论分析和实例均验证了该结构的有效性.     

一种Σ-Δ A/D转换器抽取滤波器的设计

设计了一种Σ-ΔA/D转换器中的数字抽取滤波器。该滤波器应用于音频范围,采用多级多采样率的结构,由梳状滤波器、补偿滤波器以及两个半带滤波器组成。滤波器系数用标准符号编码实现,减少了乘法单元的使用。采用Simulink模拟过采样128倍的4位调制器输出;用Verilog编写用于测试的滤波器代码。在Matlab中分析滤波器输出码流,得到的信噪比为101 dB,能够满足高端音频A/D转换器的要求。     

半带滤波器的仿真

半带滤波器(Half-Band Filter)在多速率信号处理中有着特别重要的位置,因为这种滤波器特别适合D=2M倍(即2的幂次方倍)的抽取或者内插,而且计算效率高,实时性强。专门分析半带滤波器的时、频特性以及在抽取(或者内插)中的应用与设计方法。     

Fully synthesised decimation filter for delta-sigma A/D converters

Digital decimation filters are used in delta-sigma analogue-to-digital converters to reduce the oversampled data rate to the final Nyquist rate. This paper presents the design and implementation of a fully synthesised digital decimation filter that provides a time-to-market advantage. The filter consists of a cascaded integrator-comb filter and two cascaded half-band FIR filters. A canonical signed-digit representation of the filter coefficients is used to minimise the area and to reduce the hardware complexity of the multiplication arithmetic. Coefficient multiplications are implemented by using shifters and adders. This three-stage decimation filter is fabricated by using 0.25-μm CMOS technology with an active area of 1.36 mm² and shows 4.4 mW power consumption at a clock rate of 2.8224 MHz. Experimental results show that this digital decimation filter is suitable for use in oversampled data converters and can be applied to new processes requiring a fast redesign time. This is possible because the filter does not have process-dependent ROM or RAM circuits.     

Optical half-band filters

This paper proposes two kinds of novel 2×2 circuit configuration for finite-impulse response (FIR) half-band filters. These configurations can be transformed into each other by a symmetric transformation and their power transmittance is identical. The configurations have only about half the elements of conventional FIR lattice-form filters. We derive a design algorithm for achieving desired power transmittance spectra. We also describe 2×2 circuit configurations for infinite-impulse response (IIR) half-band filters. These configurations are designed to realize arbitrary-order IIR half-band filter characteristics by extending the conventional half-band circuit configuration used in millimeter-wave devices. We discuss their filter characteristics and confirm that they have a power half-band property. We demonstrate design examples including FIR maximally flat half-band filters, an FIR Chebyshev half-band filter, and an IIR elliptic half-band filter     

一种中频数字接收机中的数字滤波器设计

介绍积分梳状滤波器（Cascaded Integrator-Comb，CIC）和半带滤波器（Half-Balld，HB）在一种基于软件无线电技术的中频数字接收机中的设计与应用，包括数学原理、性能分析及设置等。通过分析和仿真证明，5级CIC和5级HB级联可以达到比较理想的效果。     

宽带通信系统数字插值滤波器组设计

针对宽带无线通信要求,提出了一种基于半带滤波器和CIC滤波器级联的上采样滤波器组实现方案.在半带滤波器浮点到定点量化过程中,提出了一种系数量化优化算法.通过仿真,验证了在相同的量化位数下,相对于传统的系数量化方法,增加了整个滤波器组的阻带衰减.     

一种适合Σ-Δ A/D转换器的FIR数字滤波器

讨论了一种用于Σ-ΔA/D转换器的固定系数半带(half-band)FIR数字滤波器,分析了其线性相位特性和低通滤波特性,给出了频率仿真结果,以及在Cadence设计系统中的电路和版图实现。     

一种适合∑-△A／D转换器的FIR数字滤波器

讨论了一种用于∑-△A／D转换器的固定系数半带（half-band）FIR数字滤波器，分析了其线性相位特性和低通滤波特性，给出了频率仿真结果，以及在Cadence设计系统中的电路和版图实现。