大数模幂乘运算的VLSI实现

信息加密,数字答乐,身份证等等是信息安全领域的重要内容,只有公钥密友体制才能很好地解决这些问题,大数模幂乘运算是许多公钥密友体制的核心运算,也是运算效率提高的瓶颈。基于Ｍｏｎｔｇｏｍｅｒｙ模乘变换,构造了一种新型的脉动阵列架构模乘运算器。结合简单二进制幂运算算法,采用０．８μｍ ＣＭＯＳ工艺,成功地设计并制造了２５６ｂｉｔ模幂乘运算器ＴＨＭ２５６,电路规模为１８６７７门,芯片面积为１７．６３ｍｍ６     

大数模幂乘算法的快速实现

大素数的选取是构造RSA密钥的关键 ,在素数的产生及测试是RSA公钥系统中的一个重要研究课题。描述了公钥密码体制中DSA、RSA等数据加密算法的原理及加密、解密过程 ,分析了各种算法的性能和适用的场合 ,针对上述算法的计算量巨大的问题 ,给出了实现数据加密较好的方法。理论和实验表明 ,该算法用于实现RSA算法 ,新算法的效率有明显的提高     

SM2高速双域 Montgomery 模乘的硬件设计

作为由国家密码管理局公布的SM2椭圆曲线公钥密码算法的核心运算,模乘的实现好坏直接决定着整个密码芯片性能的优劣．Montgomery模乘算法是目前最高效也是应用最为广泛的一种模乘算法．本文基于Mont-gomery模乘算法,设计了一种高速,且支持双域（GF（p）素数域和GF（2m ）二进制域）的Montgomery模乘器．提出了新的实现结构,以及一种新型的W allace树乘法单元．通过对模块合理的安排和复用,本设计极大的缩小了时间消耗与硬件需求,节省了大量的资源．实现256位双域模乘仅需0．34μs ．     

CSSA-低功耗Montgomery模乘的环形脉动阵列

文章提出了一种环形脉动阵列CSSA（Circular Structured Systolic Array），用于实现Montgomery模乘算法MMM（Montgomery Modular Multiplication）。该阵列采用循环结构，迭代计算。仿真结果表明，与基于一维脉动阵列的MMM硬件实现相比，该结构牺牲了运算时间，但是降低了功耗和芯片面积（本文实现的两个例子，功耗和芯片面积均减少了约97％）。并且，处理单元的数量可配置，以平衡速度和功耗。     

基于改进Montgomery模乘算法的智能卡协处理器设计

传统智能卡所进行的数据加解密运算一般是由软件实现，但随着信息安全要求的进一步提高，在芯片中集成协处理器成为一种趋势。本文就这一问题进行了探讨，并给出了一种解决方案。     

关于Montgomery模乘迭代的可控性分析

在公钥密码实现中,Montgomery模乘扮演着非常重要的角色。本文研究Montgomery模乘(MMM)的迭代控制结构,给出了进行MMM迭代的输入边界控制条件,以及改进的MMM算法。这种扩展的迭代控制条件适合用于复杂求幂的迭代过程,在其边界控制下可直接进行一些加法、减法及乘法等基本运算,而无须模约化处理。给出的模乘迭代算法具有高度的灵活性,可利用来实现安全高效的RSA、ECC等公钥密码体制。     

一种大数模幂的硬件实现设计

提出了一种实现大数模幂的硬件设计方法。其中的大数模乘部分基于基2的Montgomery改进算法，采用模乘心动阵列结构，提出了一种双边沿触发串行计算的新结构，节约了面积，同时可以达到较高的时钟频率。模幂部分基于M-ary算法，减少了所需模乘运算的次数。并比较了这种实现方法与常见的L-R二进制幂算法的实现方式速度上的改进。     

长整数模运算的体系结构研究与实现

随着计算机网络技术的迅猛发展和网络技术在各行各业中的广泛应用,信息安全问题日益突出.密码技术可以有效的保证信息的保密性、完整性、可用性和抗抵赖性.密码技术,特别是公钥密码技术中的RSA算法和椭圆曲线(Ellipse Curve Cryptography, ECC)算法的硬件电路级实现,代表着一个国家信息安全保障的水平.主要研究工作为长整数模运算的体系结构研究与实现.对几种模乘运算算法进行研究,并对线性和高基两种电路体系结构进行比较.     

一种适用于多种公钥密码算法的模运算处理器

文章设计了一种能够实现多种公钥密码算法（如RSA、ECC、DSA等）的协处理器。通过分析几种常用的公钥密码算法，归纳了一组最常用的基本模运算指令。基于基本指令，设计优化了处理器硬件结构。用微代码循环调用执行这些基本指令，实现其他各种模运算指令。基于这些模运算指令，处理器可实现多种公钥密码算法的运算。该处理器支持从106位到2048位多种长度的模运算。采用流水线结构设计，处理速度较快。处理器占用芯片面积小，核心电路等效门数约为26000门，适用于智能卡等对芯片面积有严格限制的应用。     

双有限域模乘和模逆算法及其硬件实现

有限域上的模乘和模逆运算是椭圆曲线密码体系的两个核心运算。该文在Blakley算法的基础上提出一种radix-4快速双有限域模乘算法,该算法采用Booth编码技术将原算法的迭代次数减少一半,并利用符号估计技术简化约减操作;在扩展Euclidean求逆算法的基础上提出一种能够同时支持双有限域运算的高效模逆算法,该算法不仅避免了大整数比较操作,而且提高了算法在每次迭代过程中的移位效率。然后针对这两种算法特点设计出一种能够同时完成双有限域上模乘和模逆操作的统一硬件结构。实现结果表明：256位的模乘和模逆统一硬件电路与同类型设计相比较,在电路面积没有增加的情况下,模乘运算速度提高68%,模逆运算的速度也提高了17.4%。     

基于FPGA的多信号合成的硬件设计与实现

提出了一种以FPGA为主控芯片、基于DDS技术的多信号合成设计方案,并用硬件实现了该系统。系统主要实现两个功能:首先,实现了输出8路频率、相位和幅度可调的正弦波信号;其次,将8路正弦波信号叠加后输出,完成了多路信号合成的硬件实现。硬件系统由数字逻辑部分和模拟电路两部分组成;数字逻辑部分在QuartusⅡ8.1上设计,并通过Active Serial Programming下载到FPGA的配置芯片EPCS4中,逻辑功能都在FPGA芯片内部完成;该部分控制液晶显示器和键盘,实现对正弦波信号的调制输出;模拟电路部分在Altium Designer Summer 09上设计,应用PCB工艺制作成电路板。模拟电路部分连接数字逻辑部分的输出,完成调制信号的滤波和信号合成。     

Hardware design implementation issues of the estimator-based controller using FPGA

Hardware implementation issues play a vital role to realize the system accurately. Realization of hardware in digital domain has more advantages than analog domain. Field programming gate array (FPGA) based architectures are suitable for fast and reconfigurable systems. In this paper, implementation issues of an estimator based controller using FPGA are discussed. Verilog coding is developed to defeat these issues and efficient hardware mapping is derived. Input signal processing is proposed to overcome the analog to digital converter (ADC) interfacing issues such as quantization, sampling rate, resolution, non-linearity error and offset error. Optimum bit sizing of digital control modules are derived, considering system requirements and specifications. Controller operations are analyzed in binary form to choose the bit size of various operands and control modules, to derive accurate results. In this application, a 16-bit control architecture is proposed to estimate states of the converter and to generate control signals. Estimator based controller is designed for a dc-dc converter. Atlys Spartan-6 XC6SLX45 FPGA is used to implement the controller. Implementation issues such as ADC errors, settling time, the bit size of variables, quantization effects of the estimator and controller are mainly focused. It enables verilog coding quite easier to implement non-linear controllers using FPGA.     

QPSK调制器的FPGA设计与实现

首先介绍QPSK调制的基本原理,提出了一种基于FPGA的全数字QPSK调制方案。本文重点介绍了QPSK数字调制系统各个子模块的设计思路和流程,并对QuartusⅡ软件进行简单介绍,通过QuartusII软件对各子模块和顶层文件进行综合和仿真,最后在基于stratixⅡ系列芯片EP2S30F672C5的PCB板上证验了本设计的正确性和可行性。     

三重搅动的FPGA设计与实现

介绍了三重搅动(Triple churning)加密算法的主要内容,提出了其在FPGA上的设计与实现.通过软件仿真和测试平台验证,结果表明本设计满足EPON系统的要求,系统运行稳定.     

Quad-level bit-stream adders and multipliers with efficient FPGA implementation

Novel adder and multiplier circuits for bit-stream signal processing customised for quad-level sigma-delta modulated signals are proposed. Compared with existing sorter-based quad-level sigma-delta adders and multipliers, the proposed implementation is more resource-efficient (>76% hardware savings) and faster (>93% higher clock frequency) when realised on state-of-the-art FPGA architecture featuring six- input look-up tables.     

基于FPGA的数字中频信号发生器硬件设计

QPSK作为一种先进的数字调制方式,特别适用于数字卫星通信系统。而近年来DSP,FPGA等数字芯片的高速发展,使全数字式调制得到广泛应用。介绍一种适用于卫星通信,基于FPGA,采用QPSK全数字式调制的中频信号发生器的硬件设计方案,给出了工作原理和系统组成、主要元器件说明、以及电路板设计和制作中若干注意事项。     

一种实时无源光以太网的硬件设计与实现

设计了一种基于无源光网络结构的实时光纤以太网的硬件系统,在FPGA的基础上实现了相应的中心节点与接入节点的物理层功能;构建了一个包含16个接入节点、1个中心节点的试验系统,进行了CAN实时业务的测试.测试结果验证了试验系统的可行性和实时性,实时响应时间小于200μs.     

雷达视频信号模拟器的硬件设计与实现

介绍一种基于TMS320C6713和FPGA的雷达视频信号模拟器,给出一种可实时模拟多批次目标回波的雷达信号模拟器实现方案.重点介绍系统硬件电路的设计,并提出一种自适应单环总线结构,用于数据的快速下栽;在视频信号的生成过程中,不同于大多数视频模拟器的杂波数据通过USB或PCI总线将PC机的数据实时传输至硬件电路的缓存单元,而是通过上述总线将杂波、噪声及目标参数等数据事先一次性下载至硬件电路的Flash存储器中.在生成视频信号时,各通道分别从对应的Flash中读取数据,这样,可使系统最大数据吞吐量达到240 MB/s,完全满足产生视频信号的实时性要求.     

基于FPGA的多路机载总线收发器的设计与实现

本文以workbench为平台,vxworks为操作系统,chipscope为分析工具,介绍了完整的ARINC429协议和422协议的FPGA硬件调试,通过硬件调试发现modelsim仿真所不能发现的问题并分析问题解决问题,从而完成多路机载总线收发器的设计与实现.