一种分辨率为39μV的高精度比较器设计

该文主要介绍了一个应用于12bit SAR ADC中的高精度比较器。基于预放大锁存理论,完成了预放大级、锁存比较级和输出缓冲级三个模块的设计。为达到所需比较器的精度,对预放大级进行优化设计,锁存比较级电路采用的是动态锁存结构,而输出缓冲级采用的是SR锁存电路。该比较器是在GSMC 0.18μm工艺下完成仿真设计的,经测试,在300M时钟下,比较器的分辨率为39μV。     

一种高精度低功耗动态比较器的设计方法

采用预先放大信号及触发器对信号锁存处理的设计理念,提出了一种新型的高精度低功耗动态比较器的设计方法。与传统比较器相比,该比较器采用了一种动态结构作为输出缓冲级,使得整个电路都是在时钟控制下工作,有效降低电路功耗,以达到高精度低功耗的效果。在CSMC 0.35 m标准CMOS工艺模型下,使用HSPICE仿真器对电路进行仿真模拟。在VCC=5V,T=25℃,100 MHz的时钟频率下,比较器精度达0.2m V,功耗仅1.2m W。     

一种高速开关电容动态锁存比较器分析与设计

设计了一种基于CMOS工艺的开关电容动态锁存比较器。该比较器包含一个共模不敏感全差分开关电容采样级和一级动态锁存比较器。开关电容采样级验证了比较器的输入共模范围,动态锁存器采用两个正反馈锁存器和额外的反馈环路提高了锁存的速度。基于0.18μm 1.8V CMOS工艺进行了版图设计和后仿真,结果表明该比较器可以应用于200 MSPS高精度流水线模数转换器。     

基于威尔逊电流镜的低阈值电压比较器

设计了一种新型的适用于低阈值电压(≤0.2 V)比较的比较器电路,用折叠结构作为差分输入,并将输入电压通过三极管转换成电流,再与原静态工作电流比较,得到比较器的电压输出.该电路的特点是将低阈值电压比较转换成电流比较,且利用威尔逊电流镜来确定直流工作点,省去了传统折叠式电压比较器输入级所必需的用于共源共栅器件的直流偏置电路,并有很好的精度和动态响应特性.     

开关级数字比较器设计研究

本文研究了传统的数字比较器电路研究，提出了一类开关级ＣＭＯＳ传输门结构的数字比较器电路，分析了这种电路的的设计实现方法，研究表明：和传统的数字比较器电路相比，这种电路具有结构简单，布局规则，运算速度快等优点，有一定的应用研究价值。     

高速CMOS预放大-锁存比较器设计

基于预放大-锁存理论，提出了一种带1级预放大器的高速CMOS锁存比较器电路拓扑结构；阐述了其传输延迟时间、回馈噪声和输入失调电压的改进方法。采用典型的0．35μm／3．3V硅CMOS工艺模型，通过Cadence进行模拟验证，得到其传输延迟时间380ps，失调电压6．8mV，回馈噪声对输入信号产生的毛刺峰峰值500μV，功耗612μw。该电路的失调电压和回馈噪声与带两级(或两级以上)CMOS预放大锁存比较器的指标相近，且明显优于锁存比较器。其功耗和传输延迟时间介于两种比较器之间．该电路可用于高速A／D转换器模块与IP核设计。     

新型高速低功耗动态比较器

基于预放大锁存理论,提出了一种新型高速低功耗动态比较器.该比较器采用预放大级、动态锁存器及输出缓冲级构成的三级结构,与传统比较器不同,该比较器采用了一种新型动态结构作为输出缓冲级以实现高速低功耗.在CSMC 0.5 μm/5 V Si CMOS工艺模型下,采用Hspice对电路进行模拟.结果表明在100 MHz的时钟下,精度可达0.2 mV,功耗仅为1.12 mw.     

一种极低门限的电压比较器设计

针对单电源供电集成电路中高精度低门限电压比较器设计的难点,设计了一种具有极低门限的新型电压比较器,该比较器电路利用三极管发射结压差与热电压成正比例关系来设置比较器低门限阈值点,满足了许多需要用到此类比较器而用传统方法无法满足要求的场合.电路结合一款基于准谐振操作的开关电源控制芯片,在0.6 μm BCD工艺下实现,利用Workview、Hspice等软件对电路进行仿真、验证,比较器门限电压和迟滞宽度可低至毫伏级,且可以根据需要方便地进行调节,并有很好的精度和动态响应特性,具有结构简单和通用性好的特点,可广泛应用于不同的SoC环境.     

新型高精度CMOS电流比较器

分析了当前几种高性能CMOS电流比较器的优缺点,并设计了一种新颖的电流比较器电路。该电路由3部分组成,具有负反馈电阻的CMOS反相放大器、1组乙类推挽放大器和1组甲乙类推挽放大器。由于CMOS反相放大器的负反馈电阻有效地减小了输入级电路的输入、输出阻抗,从而使得电流比较器的瞬态响应时间变短,反应速度加快。在CSMC 0.35μm模拟CMOS工艺模型下,使用HSPICE仿真器对电路进行仿真,结果表明设计的CMOS电流比较器与目前报导的最快的电流比较器延时几近相等,而且可识别的电流精度高于常见的几种高精度电流比较器。     

一种高性能快速响应比较器电路

基于0.5μmCMOS工艺设计了一种具有快速瞬态响应的高性能比较器电路。利用大带宽前级放大器与后级高增益放大器的有机结合,实现高精度比较的同时保证比较器具有快速的瞬态响应。此外,提出了一种有源箝位电路,通过对比较器中间结点电压的变化范围加以限制,从而进一步提升了比较器的瞬态响应速度。仿真验证结果表明,该比较器电路仅需10μA电流即可实现33ns以内的瞬态响应时间,增益高达110dB,分辨率在1.5μV左右。     

基于平衡态的动态比较器失调电压分析和设计优化

本文提出了一种基于平衡态的动态比较器失调电压分析设计技术。以两支路电压电流相等的平衡态为分析基础,通过在复位电压跳变时刻引入补偿电压的方法,逐一分析了动态比较器各晶体管参数对总体失调电压的影响,建立了失调电压的数学模型;采用Chartered 0.18um1P6M工艺对Lewis-Gray型动态比较器进行了电路和版图设计,并利用可快速提取失调电压的定步长仿真方法对其失调电压进行了仿真,结果表明所提出的分析方法可以相对准确的估算失调电压。以该分析方法为基础,本文还提出一种基于总体失调电压影响权重的晶体管分组优化方法,在保证总体面积不变的条件下,可将失调电压有效降低50%以上。经流片测试结果表明,本文所提出的分析和优化方法可应用于高速高精度系统中比较器的设计。     

双极工艺下一款高共模输入电平迟滞比较器的电路设计

设计了一种基于双极工艺的迟滞比较器,具有高共模输入电平、低功耗和低成本的优点,通过设计可以方便的调整迟滞电压。迟滞比较器的上门限电压为7.4V,下门限电压为6.9V,迟滞电压为0.5V,功耗约为0.74mW。此外,还对迟滞比较器中两级运算放大器放的稳定性和频率补偿原理进行了介绍,并对对电路的稳定性进行了仿真测试,得到了约60度的相位裕度。     

基于FPGA的二取二总线数据比较器

基于FPGA的二取二总线数据比较器实现联锁逻辑运算的两块CPU板总线数据的实时校核。在两条总线数据比较一致且总线数据的CRC校核通过时两个FPGA分别输出互为反相的动态脉冲,板上驱动电路输出信号控制板外供电继电器对联锁系统驱动单元供电,否则通过停止输出动态脉冲在50ms内切断供电继电器。出现校核错时FPGA将比较不一致的两个数据及在对应数据包中的位置等信息反馈给对应CPU板,便于故障分析。通过监测回读信号实现板上驱动电路的实时检测,在驱动电路出现硬件故障时可导向安全。该比较器遵循EN50128,EN50129和EN50126标准流程开发,已通过欧标SIL4级安全认证。     

用于高速电荷域ADC的电荷比较器设计

设计了一种用于电荷域流水线ADC的高速电荷比较器电路,该比较器包括电荷采样电路、共模不敏感开关电容网络和锁存放大器。仿真结果表明,在0.18μm CMOS工艺条件下,该比较器在250 MHz时钟下性能良好,采用该比较器的12位250 MS/s电荷域ADC内的2.5位子级电路功能正确。     

应用于14bit SAR ADC的高精度比较器的设计

基于预防大锁存理论,设计了一款带有三级前置运算放大器和latch再生电路的高精度比较器.为了实现高精度,采用了输入失调储存(IOS)和输出失调储存(OOS)级联的消失调方法,有效降低了比较器的输入失调电压.传统的比较器动态失调测试方法非常耗时,为此采用新的带负反馈网络的动态失调测试电路,从而大大提高了比较器的设计和仿真效率.Hhnec CZ6H(0.35μm)工艺下,仿真表明,比较器能够分辨的最小信号为33.2μV,满足14 bit SAR ADC对比较器的性能要求.     

一种低延时、低功耗电压比较器

设计了一种用于大动态范围CMOS图像传感器的OTA(运算跨导放大器)低功耗、低延时电压比较器.该电压比较器以标准OTA电路为基础,使用了非对称的拓扑结构.用0.6 μm DPDM标准数字CMOS工艺参数仿真,在3.3 V供电电源下,功耗2.0 μw,电路最小延时9 ns.将该电压比较器应用到大动态范围图像传感器读出电路中,实现了预期目标.     

一种高精度动态CMOS比较器的设计与研制

比较器的设计对于A／D、D／A转换器的精度至关重要。为满足14位高分辨率A／D转换器的需要，设计了一种高精度动态CMOS比较器，采用二级差分比较和一级动态正反馈latch结构实现了高比较精度。预增益和Latch级的应用降低了功耗。设计中充分考虑了工艺离散性和使用环境温度与电源变化的影响，保证了成品率和电路在变化工作环境下性能指标的实现。仿真结果表明，设计的高速动态比较器LSB（Least Significant Bit）为±0．15mV，输入动态范围为VSS-VDD（VSS为地电压，VDD为电源电压），相应于14位比较精度。功耗6．28mW，工作频率3．6MHz。电路用0．6μm双层金属、双层多晶硅CMOS工艺实现。     

基于0.18μm工艺的超低功耗LDO设计

本文基于自适应偏置电流电路,设计了一款超低功耗的低压差线性稳压器（LDO）,使用动态零点补偿技术使电路稳定,提出了以比较器为核心的基于电容耦合电压峰值检测的过冲电压削减电路,以减小LDO在负载电流向下突变时产生的过冲电压。在使用自适应电流偏置电路以及过冲电压削减电路的情况下,空载状态的LDO静态电流小于590nA。本设计在两级误差放大器的输出端添加二极管连接形式的PMOS作为缓冲级,一方面有利于LDO的稳定,另一方面增强了LDO的瞬态响应特性。另外,本设计采用了0.18μm CMOS工艺,利用Cadence设计平台进行仿真验证,得到了一款输出电压为3.3V、最大负载电流为200mA、负载电流范围内相位裕度均在50°以上、负载电流在1mA与200mA之间以10ns跳变时得到的欠冲电压为160mV、过冲电压136mV的超低功耗LDO。     

一种通用的可逆比较器级联方法

可逆数值比较器是可逆计算机中诸多运算器中的重要组成部分。为了提升可逆比较器的通用性,进一步优化可逆比较器电路。分析了比较器的输入与输出的逻辑关系,提出并设计了一位可逆比较器(OBC)和一位可逆完全比较器(OBCC)。在此基础上将这两种器件进行级联,可以快速生成通用可逆比较器的级联电路.与相关文献对比,该级联方法有效的减少了常量输入和垃圾输出的同时,具有较低的量子代价,易于完成多位二进制数值在可逆电路中的比较。     

一种高速低功耗迟滞CMOS比较器的分析与设计

文章分析设计了一种具有内部迟滞效应的高速低功耗CMOS比较器,该比较器采用前置放大级、正反馈级和输出驱动级级联的结构,实现了对增益、速度和功耗的优化.电路的内部迟滞效应有效的实现了对噪声信号的抑制.采用0.35μm CMOS工艺的仿真结果表明,该比较器在3.3V的供电电源下可达到100MHz的工作速度.在20MHz的采样速率下具有0.2mW的功耗.芯片测试结果表明各项性能指标均达到了设计要求.