存储紧缩性高速QC-LDPC译码器的FPGA实现

提出了一种高速部分并行准循环低密度奇偶校验码(quasi-cyclic low density parity check codes,QC-LDPC)译码器架构和该架构下的2种紧缩性存储策略,采用将多个相邻行的硬判决码字和外信息压缩到一个存储单元、硬判决待输出码字信息紧缩性存储及相对应的高速译码器架构,不仅减少了用于硬判决码字的存储块的数量,而且可以便于一个时钟周期内对多个数据同时进行访问并处理,从而提高了译码器的数据处理吞吐量。通过采用Xilinx XC4VLX160 FPGA实现CCSDS标准中的LDPC译码器验证了文中提出的这种紧缩性存储策略及其高速译码器架构可以有效地利用FPGA资源来实现高速译码器,实现结果显示该译码器在布局布线后时钟频率可以工作在250 MHz,译码器采用14次迭代,对应2 Gb/s的译码吞吐量。     

基于DVB-S2标准低密度奇偶校验码译码器设计

为解决DVB—s2标准下码长较长,译码器资源消耗较高,但速率要求较高的问题,研究了DVB-S2标准LDPC（LowDensityParityCheckCode）码译码器的硬件结构。利用校验矩阵周期特性,以16200bit码长和0．6码率为例,设计了基于共享内存和后验概率累加储存的译码器结构。实验表明,该设计的LDPC码译码器共消耗24004个逻辑单元,6437个寄存器和448594bit的RAM,吞吐率达到289Mbit／s,不仅吞吐量大,而且寄存器和内存资源的消耗也小。     

达到最小汉明距离上界的准循环GF(q)-LDPC码

为了构造在瀑布区和错误平层区都具有良好性能的多元低密度校验(LDPC)码,提出了一种提高多元准循环(QC)LDPC最小汉明距离的构造方法.针对列重为2的QC LDPC码,证明了其最小汉明距离的2个上界,并提出了一种支持线性复杂度并行编码的基矩阵设计,给出了构造原则.根据该原则构造出的QC LDPC码可达到其最小汉明距离上界,且具备并行线性编码的优点.仿真结果表明,该码在瀑布区域具有良好的性能,同时具有较好的错误平层特性.     

CDTTB标准中LDPC码的编码结构设计

中国数字地面电视广播标准采用准循环低密度校验码(QC-LDPC codes)作为其信道编码的内码。根据该类LDPC码的准循环特性,该文提出了一种基于流水线方式的半并行编码结构,可实现发射机中LDPC码的多码率编码;在满足系统净荷数据率的前提下,合理规划多种寄存器,充分复用硬件资源,降低其消耗。使用编程门阵列(FPGA)实现此结构,通过验证,证明了该结构编码结果正确,资源利用率较低。     

DVB—S2外码的研究与设计

新一代卫星数字视频广播系统标准(DVB-S2)采用了功能强大的BCH+LDPC信道编码方式,有效地降低了系统的解调门限,距离理论的香农极限只有0.74～1 dB.本文首先对DVB-S2中BCH+LDPC级联码性能进行分析,验证了级联码优越的性能,证明了BCH码在FEC系统中的作用.针对DVB-S2系统的特点,在传统译码的基础上采用并行译码提高译码速度.译码的3个部分计算校正子、计算关键方程、钱氏搜索均采用适合并行译码方式的设计.针对并行方式带来的硬件复杂度的上升,采用共享公共因子、时分复用等方式来降低一定的硬件复杂度.最后在FPGA上设计并实现了DVB-S2标准中BCH(14400,14232)的8位并行译码器.该译码器占用芯片逻辑单元效为8561,最高时钟频率为71.5 MHZ,符合DVB-S2的要求.     

多码率并行LDPC编码器的设计与实现

空间数据系统咨询委员会标准推荐了可应用于深空通信的准循环低密度校验码.但为了在同一系统实现码率可选择LDPC编码器,并解决低速率串行编码问题,该文设计并实现了多码率并行LDPC编码器的FPGA方案.根据该码的结构,设计了改进的串行和并行转换模块来保证正确地编码,并合理安排生成矩阵的存储结构和数量,以便编码通过简单的地址控制完成多码率选择编码.经分析和验证,该编码器在不增加单一码率编码资源前提下,能分别按所选码率完成不同码率编码.     

基于PEG-QC算法的LDPC码校验矩阵的构造

通过分析LDPC(Low Density Parity Check)码树图、PEG(Progressive Edge-Growth)算法和准循环LDPC码的特点,提出了一种将PEG算法和准循环矩阵相结合来构造LDPC码校验矩阵的新算法.在该算法中,首先利用PEG算法构造基矩阵,再用文中提出的移位参数公式和准循环LDPC码结构特点来构造循环置换矩阵;然后利用循环置换矩阵和全零矩阵对基矩阵进行扩展,从而得到围长至少为8的准循环LDPC码校验矩阵.该算法综合了PEG算法和准循环码的优点,纠错性能总体上好于PEG算法,在相同的码参数条件下的硬件实现比PEG算法简单,且参数选择具有较大灵活性.     

基于光正交码构造的准循环LDPC码

基于光正交码的特性,该文提出了一种准循环LDPC码的构造方法.首先由光正交码构造满足参数要求的初始矩阵,然后再根据该文提出的公式和准循环LDPC码的特性来确定移位参数矩阵,最后用全零矩阵、循环移位矩阵填充移位参数矩阵,这样就可以得到一个不含长度为4和6的环路的校验矩阵.仿真表明,该方法构造的准循环LDPC码在加性高斯通...     

QC—LDPC的构造及性能仿真

针对目前应用比较广泛的基于准循环矩阵构造的QC-LDPC(准循环LDPC)码的各种构造方法,分析比较了随机构造LDPC和各种准循环LDPC编码方法的优缺点,通过理论分析和MATLAB中的性能仿真,提出的相应的优化方案,使性能得到了很大的提高.同时,仿真结果表明准循环LDPC性能良好、编译码简单、构造灵活、易于硬件实现,因此具有广阔的应用前景,非常适合于在未来的移动通信系统中使用.     

LDPC动态低延迟时分复用系统设计

为解决远距离高速信号传输的数据校验问题,提高编译码算法的数据传输效率与纠错效率,设计了一种基于伽罗华域LDPC的时分复用系统.采用模块化思想和流水线思想设计电路架构,并在LDPC译码部分采用了增强型硬判决算法,使LDPC编解码模块的码率达到了0.812 5,在FPGA平台上达到了400 MHz的工作频率,时分复用系统单次传输10 240 bit数据时最快可达43.8μs.与其他文献成果相比,本系统在FPGA上实现较高的时钟频率,同时具有较高的码率和吞吐率,针对不同的数据位宽具有一定的通用性,可应用于长距离高速信号传输场合.     

基于DVB—S2标准LDPC码译码器的设计

在分析SMP消息传递算法和MSA消息传递算法特点的基础之上,采用了一种改进的消息传递算法,使校验节点更新与变量节点后验概率更新能同时进行,不但可以提高译码器的吞吐量,而且能有效降低了译码时延.文中通过第二代卫星数字视频广播标准(DVB-S2)标准中LDPC码为例,介绍了FPGA实现过程中各模块的结构和功能,FPGA硬件仿真表明,最高译码速率可以达到60 Mbps.     

空间通信高码率QC-LDPC码的优化构造

为了研究高纠错性能和易实现的高码率准循环低密度奇偶校验(quasi-cyclic low-density parity-check,QCLDPC)码,提出了基于原模图扩展的码优化构造方法:根据优化的基本原模图模板,通过扩展该图校验节点关联的复合变量节点,且增加其子矩阵的维度,构造所需码长、码率的高码率码。采用针对准循环结构基矩阵的渐进边增长(progressive edge growth,PEG)扩展和准循环-渐进环外消息度(quasi-cyclic approximated cycle extrinsic message degree,QC-ACE)优化搜索循环置换子矩阵偏移量,联合优化与改善编码码字的围长与环分布关系,来提高码字的误码率性能。仿真表明:采用该方法构造的编码具有较好的误比特率性能,且高码率码具有高频谱效率,该方法可用于设计高速空间信息传输所需的高效编码。     

多元LDPC码的速率兼容技术研究

提出了一种高性能的非规则比特级缩短算法,并推广了一种二元符号级打孔算法.该缩短算法基于有限域元素对应二进制镜像矩阵选择缩短比特的位置,比传统符号级缩短算法具有更大的灵活性和更佳的误码率性能;将二元符号级打孔算法推广到多元LDPC码,获得了比二元速率兼容LDPC(RC-LDPC)性能优异的多元RC-LDPC码.综合上述方法,实现了码率可从1/10到5/6灵活变化的多元RC-LDPC码.仿真结果证明,本方案的误码率性能比传统方法在各个码率分别有0.1到1.1 dB的增益.     

基于FPGA的低密度奇偶校验码编码器设计

为提高准循环低密度奇偶校验码(LDPC）编码过程中矩阵与向量乘法运算的运算速度,提高编码器的吞吐率,提出采用对数循环移位器实现这一运算的方案.设计了WIMAX标准中码率为1/2 ,码长为2 304的LDPC码的编码器.利用该码的校验基矩阵经过重组后可得到一个相邻的奇数行与偶数行非负元素所在的列号互不相同的矩阵的特点,在编码器的设计中充分利用了资源共享,采用6个对数循环移位器完成该码编码过程中的12组矩阵与向量乘法的并行运算.时序仿真和实际硬件测试的结果表明：与其他方法相比,该方案有效地降低了系统资源消耗,提高了吞吐率．     

基于原模图的欧氏几何准循环LDPC码

在保证欧氏几何准循环LDPC码围长不小于6的同时,为降低其译码门限,优化译码性能,引入原模图对欧氏几何准循环LDPC码构造方法加以改进。构造具有多边的原模图基矩阵,合并原欧氏几何码校验矩阵的部分循环子矩阵,以匹配原模图基矩阵。在加性高斯白噪声信道中进行迭代译码,采用改进方法所得准循环LDPC码在误比特率为10-5时,可获得0.1dB的编码增益。     

码率兼容LDPC码的构造方法

采用LDPC码编码校验矩阵的构造方法构造的编码校验矩阵,可以生成一系列性能优异的码率兼容子码.根据删除LDPC码译码恢复的特点,依次构造各级可恢复节点对应的子校验矩阵,然后根据剩余节点度对编码校验矩阵进行PEG扩展,得到适合删除的LDPC码校验矩阵.仿真结果表明,新方法构造的LDPC码比其他方法构造的LDPC码有更好的码字删除性能,并且删除子码可以获得更高的码率.     

光通信系统中QC-LDPC码的新颖构造方法

基于Richardson-Urbanke算法校验矩阵的结构,提出了一种适合光通信系统的具有更低编码复杂度的准循环低密度奇偶校验(QC-LDPC)码的构造方法,构造出码率高达93.7%的QC-LDPC(4288,4020)码.仿真结果表明,在误码率为10-7时,与广泛应用于光通信系统中的经典RS(255,239)码相比,QC-LDPC码可获得约1.7 dB的净编码增益,并比SCG-LDPC(3969,3720)码的净编码增益提高了约0.3 dB,距离香农限约1.3 dB,并低于随机构造的列重为3的LDPC(4288,4020)码的错误平层.     

欧氏几何准循环LDPC码构造方法改进

为降低短环对低密度奇偶校验(low-density parity-check,LDPC)码迭代译码性能的影响,提出一种改进的基于欧氏几何的准循环LDPC码构造方法。利用已有的欧氏几何方法构造出不含4环的大矩阵,统计其中的短环分布并逐步将参与短环数最多的行和列删除,使构造出的准循环LDPC码包含较少的短环,从而降低短环对迭代译码性能的影响。仿真结果表明,与已有欧氏几何LDPC码相比,改进方法构造的LDPC码具有更少的短环,可获得更好的纠错性能。     

一种改进的准循环LDPC码环消除算法

通过推广Yang, Liu 和Shi给出的从基矩阵到校验矩阵的环扩展约束条件,提出了一种大围长准循环LDPC码的构造算法．该算法改善了环消除算法的局部围长分布,获得了更好的纠错性能．仿真结果表明,在80次迭代置信传播译码下,采用本算法构造的1/2码率非规则LDPC码在E_b/N₀为1.5dB时,误码率为2×10^-6．     

基于循环矩阵的低密度校验码的VLSI译码设计

为了解决低密度校验码（LDPC）的VLSI译码实现资源耗费庞大、功耗大、连线复杂等问题,提出了一种适用于基于循环移位单位矩阵的LDPC的结构化存储方式及相应的部分并行译码实现方法.通过分析基于循环移位单位矩阵的LDPC校验矩阵的构成方式,总结出其校验矩阵中比特节点与校验节点之间信息的传递特点,提出了一种具有高度灵活性和高效性的结构化存储方式.基于这种结构化存储方式,对迭代译码的关键步骤给出了一种部分并行的流水线时序实现方式,达到了显著降低时延和功耗的目的.最后,以中国地面数字电视广播传输标准中的LDPC码在FPGA平台上的实现为例,给出了译码性能和具体的硬件实现资源.仿真结果表明,采用该实现方法的LDPC定点译码设计在AWGN信道下得到了良好的性能,与全精度浮点实现方法相比性能差异可以忽略.