基于Parallel_CORDIC的高精度高速度直接数字频率合成器的FPGA实现

本文提出了一种直接数字频率合成器（DDFS）的设计,以Parallel_CORDIC（COrdinate Rotation Digital Computer）算法模块替代传统的查找表方式,实现了相位与幅度的一一对应,输出相位完全正交的正余弦波形;同时应用旋转角度预测及4：2的进位保存加法器（CSA）技术,将速度比传统CORDIC算法提高41.7%,精度提高到10^-4.最后以Xilinx的FPGA硬件实现整个设计.     

基于CORDIC的精确快速幅相解算方法

针对传统CORDIC算法进行高精度幅度相位解算时迭代次数过多、时延较长、相位收敛较慢等局限,提出了一种基于最佳一致逼近方法的幅度与相位补偿算法,即利用传统CORDIC算法迭代一定次数后得到的向量信息,采用最佳一致逼近方法对幅度和相位分区间进行一阶多项式补偿,有效提高了计算精度.仿真及实测结果表明,对传统CORDIC算法4次迭代后的结果进行补偿,幅度相对误差可达到10^-5量级、相位绝对误差可达到10^-5度量级,最大输出时延不大于100ns.在使用部分专用乘法器的条件下,寄存器消耗降低了42.5%,查找表消耗降低了15.5%.采用该补偿算法,每多一次CORDIC迭代其相位精度可提高约一个数量级.因此,本文提出的补偿CORDIC算法在迭代次数、计算精度等方面优于传统CORDIC算法,适合于高精度计算的场合.     

高速高精度固定角度旋转CORDIC算法的设计与实现

固定角度旋转的CORDIC(Coordinate Rotation Digital Computer)算法已经广泛的应用于高速数字信号处理、图像处理、机器人学等领域.针对固定角度旋转CORDIC算法在相位旋转过程中,存在数据吞吐率较高、占用硬件资源较多且资源消耗量大等缺点,提出了利用混合CORDIC算法,将角度旋转分为单向角度旋转和一次角度估计旋转两部分.本文根据欠阻尼理论,将固定角度旋转采用单向旋转CORDIC算法实现,减少了流水线的级数和迭代符号位的判决,然后通过对角度估计旋转的二进制表示,修正常数因子,再根据角度映射关系进行相关处理,完成高速高精度坐标旋转.最后在硬件平台上进行了仿真实验.实验结果表明,在误差范围一定的前提下,混合算法进一步的减少了迭代次数,并且资源消耗较低,提高了数据吞吐率.     

基于改进Scaling-Free CORDIC算法的DDS

直接数字频率合成器(Direct Digital Synthesizer,DDS)在现代数字通信系统中有非常重要的应用。基于CORDIC算法的DDS在高速、高精度信号源领域已得到广泛应用,但传统的CORDIC算法存在迭代次数多、硬件消耗资源大、缩放因子补偿误差等问题。文章提出固定角度的传统迭代预旋转和分段双步SF(Scaling-Free)CORDIC算法旋转方式,有效减少了算法的迭代次数,并且采用区间映射将收敛区间扩展到[0,2π]。结果表明,该算法在保持高计算精度的同时减少了迭代次数和面积消耗。基于此算法的DDS产生的正交信号具有精度高、噪声低、线性度好等优点。     

CORDIC算法的FPGA与DSP实现的优劣分析

介绍了坐标旋转数字计算机（CORDIC）的算法原理,分析了算法中旋转迭代次数、操作数位宽与精度的关系,在现场可编程门阵列（FPGA）芯片和数字信号处理器（DSP）芯片上用全流水、高并行结构分别实现了旋转模式下的CORDIC算法,并将两者的精度、时间效率、空间效率的优劣进行比较。结果表明,DSP数值精度比FPGA高且设计更灵活,可移植性更强;而FPGA速度远远快于DSP,消耗硬件资源更少。     

多模式CORDIC算法结构改进与实现

本文对计算反正余弦函数的CORDIC算法的迭代结构进行了改进,并在此基础上完成多模式CORDIC算法的实现.通过重新设定初始旋转向量避免了前两级迭代,通过修改向量旋转方向的判决条件对原算法的误差进行了校正,在增加了很少资源的情况下将正余弦运算和反正余弦运算统一到同样的迭代结构中并予以实现.实现结果表明改进后的算法反正余弦运算结果有更高的运算精度,在两种运算函数都需要的应用中能够有效减少的硬件资源占用.     

基于Kaczmarz迭代的大规模MIMO系统低复杂度软输出信号检测

大规模MIMO系统上行链路中,最小均方误差（MMSE）算法能获得接近最优的线性检测性能,但是涉及复杂度较高的矩阵求逆运算.本文基于Kaczmarz迭代提出一种低复杂度软输出信号检测算法,在算法实现中避免了矩阵求逆运算,将实现复杂度由O（K³）降为O（K²）.同时,引入了最优松弛参数进一步加快算法收敛,最后给出了两种用于信道译码的LLR的近似计算方法.仿真结果表明：所提出的Kaczmarz迭代软输出信号检测算法经过两到三次简单的迭代即可较快地收敛,并达到接近MMSE检测算法的误码率性能的水平,其性能与复杂度均优于基于矩阵近似求逆的一类检测算法.     

一种改进超四算法的DDS设计

为了提升直接数字频率合成器(Direct Digital Synthesizer,DDS)的性能,针对DDS的相幅转换器进行了改进。基于坐标旋转数字计算算法(Coordinate Rotation Digital Computer Algorithm,CORDIC),利用三角函数角度近似的性质和相位寻址位与旋转角度的转换关系对超四算法改进,得到了仅需一次单向旋转的改进算法,并给出了该算法实现的电路结构。通过Matlab仿真分析,该电路无杂散动态范围值可以达到-119. 1 dBc,输出误差小于1. 05×10-5。基于Xilinx的FPGA平台进行仿真实验,结果表明该电路结构的输出延时不超过21 ns,相比其他类型的CORDIC算法提升了近48!的速度,同时面积资源也明显减少。该设计可以为雷达、通信等系统优化提供新的思路。     

宽带雷达接收机数字下变频技术研究

数字下变频（Digital Down Conversion,DDC）是宽带雷达中频接收机的关键技术之一,传统DDC实现方法在现有FPGA上无法满足带宽和滤波器精度对硬件资源的要求.针对这一问题,提出了一种数字下变频结构优化方法,给出了分布算法实现FIR滤波器的结构,研制出了一种最优化免混频数字下变频器,并已经成功应用于某宽带雷达系统.     

高速CORDIC算法的电路设计与实现

CORDIC(coordinate rotation digital computing)算法能够通过简单的移位、加减运算得到任意输入角度的正弦或余弦值,具有速度快、精度灵活可调、硬件实现简单等优点.在深入分析CORDIC基本算法原理的基础上,实现了一种改进算法,这种改进算法的迭代方向由输入角二进制表示时的各位位值直接确定,避免了CORDIC基本算法中迭代方向需由剩余角度计算结果决定的不足,从而提高了CORDIC算法的运行速度,减小了电路规模,并且对算法的综合性能也有一定改善.     

一种改进并行两箱预失真方法

针对现有椭圆球面波调制信号预失真方法算法复杂度高、预失真器工作效率较低的问题,结合椭圆球面波调制信号的幅值特点和功率放大器对信号非线性失真特性,引入分段处理的思想,提出了一种改进并行两箱预失真方法.通过设置阈值门限,对调制信号进行分段处理,仅对信号中大幅值分量进行处理,算法复杂度低,更易于工程实现.理论分析和仿真结果表明,当阈值门限为0.5时,与并行两箱预失真方法相比,所提预失真方法算法复杂度降低为原算法10%以下;当误比特率为10-5时,相对于未经放大器失真的调制信号,所需信噪比仅增加约0.02 dB.     

低功耗低误码率的传感器网络节点芯片数字基带设计

本文针对无线传感器网络节点片上系统特点和需求,研究一种低功耗、高性能、低误码率的数字基带(Easibaseband),提出了一种复用加法器和乘法器的设计方法,实现了匹配滤波器,可节省硬件资源并提高系统性能;提出了一种自适应门限的自动增益控制方法,可配合软硬件协同的工作方式,节省接收机的功耗;提出了采用自适应门限的施密特触发器方式进行信号相位判决的方法,降低了解调误码率.本设计在Xilinx的Spartan-3E FPGA上验证并实现,测试结果表明,本收发机的数据传输率可达到111kb/s并支持ISM2.4GHz频段的射频芯片,比传统的并行滤波器节省了5/6的硬件资源,比不采用自动增益控制节省了10.8%的接收机功耗,在信噪比13dB时,误码率在10-4以下,远低于WiseNET的接收误码率.     

面向多核程序确定性重演的内存竞争记录机制研究

内存竞争记录是实现多核程序确定性重演的关键技术.针对现有内存竞争记录算法存在消耗资源多、记录日志大、重演速度受限等问题,本文提出了一种硬件结构支持的、基于分段技术的、高效的点对点内存竞争记录算法,该算法用一种更严格的间接发生序表示内存竞争,采用分段的可推导约减算法减少记录内存竞争的次数,同时使用最大近似时戳法近似已被替...     

高码率DQPSK遥测信号解调方法研究

本文根据高码速率 DQPSK遥测信号的特点 ,介绍了一种通过数字瞬时测频来完成对高码速率 DQPSK信号解调的方法。该方法算法简单 ,处理速度快 ,误码率低 ,能够有效地抑制多普勒频率对解调的影响 ,便于数字信号处理芯片硬件实现。同时给出了解调的仿真结果     

基于部分积概率分析的高精度低功耗近似浮点乘法器设计

浮点乘法器是高动态范围(HDR)图像处理、无线通信等系统中的关键运算单元,其相比于定点乘法器动态范围更广,但复杂度更高。近似计算作为一种新兴范式,在受限的精度损失范围内,可大幅降低硬件资源和功耗开销。该文提出一种16 bit半精度近似浮点乘法器(App-Fp-Mul),针对浮点乘法器中的尾数乘法模块,根据其部分积阵列中出现1的概率,提出一种对输入顺序不敏感的近似4-2压缩器及低位或门压缩方法,在精度损失较小的条件下有效降低了浮点乘法器资源及功耗。相较于精确设计,所提近似浮点乘法器在归一化平均错误距离(NMED)为0.0014时,面积及功耗延时积方面分别降低20%及58%;相较于现有近似设计,在近似位宽相同时具有更高的精度及更小的功耗延时积。最后将该文所提近似浮点乘法器应用于高动态范围图像处理,相比现有主流方案,峰值信噪比和结构相似性分别达到83.16 dB 和 99.9989%,取得了显著的提升。     

面向FMCW激光雷达的修正Rife算法设计与硬件实现

FMCW激光雷达以其高精度、抗干扰能力强、同时测距测速等特点得到了广泛研究。针对FFT固有栅栏效应引入测距、测速误差的问题,通过分析频谱幅值和相角的规律,并结合正弦函数原理提出了一种易于硬件实现的修正Rife算法,有效地降低了传统Rife算法在估计频率接近FFT量化频率点时的误差。通过仿真和FPGA验证,修正Rife算法在信噪比为?10 dB时相较于传统Rife算法平均误差降低了69.6%,均方根误差降低了50.7%,而计算量仅增加了两个乘法和加法,与N点FFT计算量相比可忽略不计。最后,通过搭建光学测试平台,模拟激光雷达中频回波信号验证了该算法的有效性。测试结果显示,该算法可在112 m范围内实现同时测距测速,测距误差不大于5 cm,测速误差不大于0.16 km/h,满足实时性要求。     

高速率低功耗FIR数字滤波器实现

利用硬件描述语言在ASIC上对FIR数字滤波器进行了设计和综合。利用子项空间技术有效地减少了多常系数乘法中加法器的个数,并通过限制加法器深度来进一步降低高速率约束条件下的实现难度。综合结果表明,该方法可以有效降低硬件的实现面积,适用于高吞吐率低功耗的数字系统设计。