LDMOS器件软失效分析及优化设计

横向扩散金属氧化物半导体(LDMOS)器件在高压静电放电(ESD)防护过程中易因软失效而降低ESD鲁棒性。基于0.25μm Bipolar-CMOS-DMOS工艺分析了LDMOS器件发生软失效的物理机理,并提出了增强ESD鲁棒性的版图优化方法。首先制备了含N型轻掺杂漏版图的LDMOS器件,传输线脉冲(TLP)测试表明,器件在ESD应力下触发后一旦回滞即发生软失效,漏电流从2.19×10-9 A缓慢增至7.70×10-8 A。接着,对LDMOS器件内部电流密度、空间电荷及电场的分布进行了仿真,通过对比发现电场诱导的体穿通是引起软失效及漏电流增大的主要原因。最后,用深注入的N阱替代N型轻掺杂漏版图制备了LDMOS器件,TLP测试和仿真结果均表明,抑制的体穿通能有效削弱软失效,使其适用于高压功率集成电路的ESD防护。     

基于工业数据挖掘的ESD软失效分析

针对电子产品出货后出现ESD软失效而导致的退货现象,文章通过机器学习算法分析产品ICT电性能测试参数、生产线ESD防护监控数据和产品ESD软失效的相关性。集成算法模型经过优化,分类准确率达到0.88,可以用于量产电子产品的ESD软失效的识别和出货风险管控。同时,利用ESD防护监控点风险指数数据集可以提高产品ESD软失效的识别准确率（8.6%）。安装部署基于物联网技术的静电放电防护监控系统,对管控电子产品生产过程中的ESD软失效风险以及控制出货风险是很有帮助的,可以提高电子制造业防静电管控的智慧化水平。     

纳米集成电路的静电放电防护

综述了纳米集成电路片上(On-Chip)静电放电防护(ESD)的研究现状;结合自身流片数据,阐述其ESD防护机理和设计要点。从器件ESD防护机理入手,逐步深入分析阐述了纳米集成电路的新特征、纳米器件的失效机制以及基于体硅CMOS工艺和SOI工艺的基本ESD防护器件。在此基础上,对纳米集成电路ESD主要热击穿失效的热量产生机制、热耗散问题,以及边界热电阻对ESD防护带来的影响进行了分析,提出了利用纵向散热路径和工艺整合方案来提高纳米集成电路中ESD防护器件鲁棒性的有效措施。     

高性能集成电路在片ESD保护设计与评价

本文详细介绍了在片静电泄漏(ESD)保护设计的各种技术,包括 ESD 测试模式,ESD 失效机理,ESD 保护结构,ESD 器件模拟,ESD 模拟,ESD 版图设计,ESD 与内部电路的接口等,并给出了 ESD 设计检查清单。     

ESD对微波组件的危害及其防护

在微波组件的生产过程中,静电放电(ESD)是导致产品失效的主要原因之一。介绍了ESD损伤的失效类型,分析了ESD对微波组件造成的危害特点,阐述了在微波组件设计和生产中静电防护的重要性,以及所采取的ESD防护管理方法和ESD防护的具体技术措施。     

家用影音设备集成电路的ESD防护关键技术分析

ESD现象产生的原因主要是两个物体发生直接接触或者静电场感应,由于它们的静电势不同,从而引起静电荷的传输。ESD的失效模式主要有突发性完全失效和潜在性失效。家用影音设备中ESD现象将导致器件的使用可靠性和抗静电能力下降。家用影音设备集成电路ESD防护设计的重点包括选择合适的ESD防护器件、精简和紧凑的设计、低电容优化和提升响应速度。     

IC设计中的ESD保护技术探讨

ESD是集成电路设计中最重要的可靠性问题之一。IC失效中约有40%与ESD/EOS(电学应力)失效有关。为了设计出高可靠性的IC,解决ESD问题是非常必要的。文中讲述一款芯片ESD版图设计,并且在0.35μm 1P3M 5V CMOS工艺中验证,成功通过HBM-3000V和MM-300V测试。这款芯片的端口可以被分成输入端口、输出端口、电源和地。为了达到人体放电模型(HBM)-3000V和机器放电模型(MM)-300V,首先要设计一个好的ESD保护网络。解决办法是先让ESD的电荷从端口流向电源或地,然后从电源或地流向其他端口。其次,给每种端口设计好的ESD保护电路,最后完成一张ESD保护电路版图。     

ESD与短脉冲EOS失效的微观形态分析及验证

静电放电(ESD)和过电应力(EOS)是引起芯片现场失效的最主要原因,这两种相似的失效模式使得对它们的失效机理的判断十分困难,尤其是短EOS脉冲作用时间只有几毫秒,造成的损坏与ESD损坏很相似。因此,借助扫描电子显微镜(SEM)和聚焦离子束(FIB)等成像仪器以及芯片去层处理技术分析这两种失效机理的差别非常重要。通过实例分析这两种失效的机理及微观差别,从理论角度解释ESD和EOS的失效机理,分析这两种失效在发生背景、失效位置、损坏深度和失效路径方面的差异,同时对这两种失效进行模拟验证。这种通过失效微观形态进行研究的方法,可以实现失效机理的甄别,对于提高ESD防护等级和EOS防护能力有着重要的参考作用。     

器件充电放电模式的静电防护

由于其他的失效ESD模式的解决,近几年集成电路的生产中,CDM失效的问题愈加突出.介绍了CDM原理及分类,主要探讨了器件静电放电(ESD)防护设计和CDM防护(环境、包装、操作等)的方法.     

采用MicroIntegrationTM技术解决无线产品的EMI和ESD问题

随着无线通信电子产品(包括便携式产品)不断地增加功能和特性,防止电磁干扰(EMI)和静电放电(ESD)越来越成为设计中具有挑战性的课题.数据速率和工作频率的提高使得传统的、采用分立元件的保护方案失效.     

深亚微米工艺ESD电路设计参数研究

通过器件级仿真来评估ESD保护器件的鲁棒性的方法,对ESD电路的关键设计参数进行了研究.通过器件仿真软件MEDICI对栅极到源极接触孔的距离,栅极到漏极接触孔的距离以及栅极的宽度和长度对ESD性能的影响进行了研究,并分析了它们的失效机理.从而得出经验公式,可以在流片前估算出器件的ESD失效电压.通过在设计阶段预测器件的ESD性能可以缩短设计周期,节约成本.     

CMOS集成电路中ESD保护技术研究

分析ESD失效的原因和失效模式,针对亚微米CMOS工艺对器件ESD保护能力的降低,从工艺、器件、电路三个层次对提高ESD保护能力的设计思路进行论述。工艺层次上通过增加ESD注入层和硅化物阻挡层实现ESD能力的提高;器件方面可针对电路的特点,选择合适的器件(如MOS,SCR,二极管及电阻)达到电路需要的ESD保护能力;电路方面采用栅耦和实现功能较强的ESD保护。     

基于CMOS工艺的全芯片ESD保护电路设计

介绍了几种常用ESD保护器件的特点和工作原理,通过分析各种ESD放电情况,对如何选择ESD保护器件,以及如何设计静电泄放通路进行了深入研究,提出了全芯片ESD保护电路设计方案,并在XFAB 0.6 μm CMOS工艺上设计了测试芯片.测试结果表明,芯片的ESD失效电压达到5 kV.     

双界面智能卡芯片模拟前端ESD设计

双界面智能卡芯片静电放电(ESD)可靠性的关键是模拟前端(AFE)模块的ESD可靠性设计,如果按照代工厂发布的ESD设计规则设计,AFE模块的版图面积将非常大.针对双界面智能卡芯片AFE电路结构特点和失效机理,设计了一系列ESD测试结构.通过对这些结构的流片和测试分析,研究了器件设计参数和电路设计结构对双界面智能卡芯片ESD性能的影响.定制了适用于双界面智能卡芯片AFE模块设计的ESD设计规则,实现对ESD器件和AFE内核电路敏感结构的面积优化,最终成功缩小了AFE版图面积,降低了芯片加工成本,并且芯片通过了8 000 V人体模型(HBM) ESD测试.     

用于ESD防护的PDSOI NMOS器件高温特性

研究了基于0.18μm部分耗尽型绝缘体上硅(PDSOI)工艺的静电放电(ESD)防护NMOS器件的高温特性。借助传输线脉冲(TLP)测试系统对该ESD防护器件在30~195℃内的ESD防护特性进行了测试。讨论了温度对ESD特征参数的影响,发现随着温度升高,该ESD防护器件的一次击穿电压和维持电压均降低约11%,失效电流也降低近9.1%,并通过对器件体电阻、源-体结开启电压、沟道电流、寄生双极结型晶体管(BJT)的增益以及电流热效应的分析,解释了ESD特征参数发生上述变化的原因。研究结果为应用于高温电路的ESD防护器件的设计与开发提供了有效参考。     

CMOS SoC芯片ESD保护设计

本文提出从器件失效功率的角度,解释CMOS SoC（System On Chip）芯片的ESD（ElectrostaticDischarge）失效原因,总结了CMOS集成电路（IC）的多种ESD失效模式,研究了多电源系SoC芯片的ESD保护设计方法,提出了SoC芯片的ESD保护设计流程。     

GGNMOS叉指宽度与金属布线对ESD防护性能的影响

栅接地NMOS(GGNMOS)器件具有与CMOS工艺兼容的制造优势,广泛用于静电放电(ESD)保护。鉴于目前GGNMOS的叉指宽度、叉指数及金属布线方式等外部因素对ESD鲁棒性的影响研究较少,设计了不同的实验对此开展对比分析。首先,基于0.5μm Bipolar-CMOS-DMOS(BCD)工艺设计并制备了一系列GGNMOS待测器件;其次,通过传输线脉冲测试,分析了叉指宽度与叉指数对GGNMOS器件ESD失效电流(It2)的影响,结果表明,在固定总宽度下适当减小叉指宽度有利于提高It2;最后,比较了平行式与交错式两种金属布线方案对It2的影响,结果表明,平行式金属布线下GGNMOS器件的ESD鲁棒性更好。     

一种多电源域专用数字电路的静电失效分析及提升研究

在静电放电(ESD)能力考核时,一种多电源域专用数字电路在人体模型(HBM)1 700 V时失效。通过HBM测试、激光束电阻异常侦测(OBIRCH)失效分析方法,定位出静电试验后失效位置。根据失效分析结果并结合理论分析,失效是静电二极管的反向静电能力弱所致。利用晶体管替换静电二极管,并对OUT2端口的内部进行静电版图优化设计。改版后,该电路的ESD防护能力达2 500 V以上。该项研究结果对于多电源域专用数字电路的ESD失效分析及能力提升具有参考价值。     

E2PROM工艺的ESD保护电路失效分析

ESD保护电路已经成为集成电路不可或缺的组成部分,如何避免由ESD应力导致的保护电路的击穿已经成为CMOSIC设计过程中一个棘手的问题。光发射显微镜利用了IC芯片失效点所产生的显微红外发光现象可以对失效部位进行定位,结合版图分析以及微分析技术,如扫描电子显微镜SEM、微红外发光显示设备EMMI等的应用可以揭示ESD保护电路的失效原因及机理。文章通过对一组击穿失效的E2PROM工艺的ESD保护电路实际案例的分析和研究,介绍了几种分析工具,并且在ESD失效机制的基础上,提出了改进ESD保护电路的设计途径。     

多指条nMOSFET抗ESD设计技术

利用多指条nMOSFET进行抗ESD设计是提高当前CMOS集成电路抗ESD能力的一个重要手段，本文针对国内某集成电路生产线，利用TLP(Transmission Line Pulse)测试系统，测试分析了其nMOSFET单管在ESD作用下的失效机理，计算了单位面积下单管的抗ESD(Electro Static Discharge)能力，得到了为达到一定抗ESD能力而设计的多指条nMOSFET的面积参数，并给出了要达到4000V抗ESD能力时保护管的最小面积，最后通过ESDS试验进行了分析和验证。